kaip atidėti autobusas?

I

iamanderson

Guest
Mano dizainas, Turiu problema, nes saugojimo laikas requiement, turiu
atidėti Adresas autobusu apie 2 ar 3ns lyginant su laikrodžiu, galima kam nors duoti
man pasiūlymas apie šią problemą?I dont think it's a gera idėja atidėti
autobusas?bet aš ne gera idėja?
ačiū
Anderson

 
1.rsim, tiesiog pridedant # delay
2.sintezė, set_output_delay-max setup-min palaikykite.

 
# Delay 3e-9
-max
-min

Freq tuo diapazonas 2kHz ~ 1MHz.

 
Ačiū už Jūsų
klausimas yra tas, kad jei aš įtrauksiu delsimo, man reikia įdėti kiekvienam Adresas autobusų bitų
Aš naudoju atidėti langelį lib, kai aš sintezė, naudoti nelieskite komandą
atidėti šių ląstelių, bet nemanau, kad tai gera idėja, bet koks kitas geras pasirinkimas?
Thanks [/ quote]

šią nuotrauką, CLK yra suderintas su Adresas, palaikykite reikalavimas 0.5ns
tai aš nusprendžiau atidėti Adresas Adresas1, kurios atitinka mano poreikius.
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 
Jei adresas bus per didelis vėlavimas įtraukti elementai,
galite įjungti santykinė laikrodžio laiko maršrutas.
trumpas laikrodis medis pridėti Big CLK buf ...

 
labas,

mano 2 centai

* Įsitikinkite laikrodis anksti addressregisters, tokiu būdu jūs galite išsaugoti ir įtraukti daugiau buferius.If you dont wanna sutrikdyti laikrodis kelio, tada taip pat galima naudoti nedelsiant ląstelių atidėti duomenų keliu.

laimingas projektavimas.Chip dizainas lengvas

http://www.vlsichipdesign.com

 
Kodėl gi ne pabandyti įdėti DLL adresu autobusų laikrodis?
Tokiu atveju jums gali pagerinti abi laikrodžio dažnis ir signalų vientisumo.

 
Manau, jei jūs tiesiog pridėkite buferio Adresas autobusais vėluoja adresas autobusas 1-2ns yra enuf jums.

Be RTL naudoti pasirinktinį buferis ir nustatyti nepanaikina apie tai.sintezė nenagrinėja tų U teks atidėti ir po to, kai norėjo per parą ..

(AR)
jei jūsų adresas yra flopped iš tada padidinti clk2q atidėjimo šnipštas, kad jis pasirūpins šiuo klausimu

Kreipdamiesi laikrodis medis yra šiek tiek pavojingesnis už duomenų kelią.

 
Gegužė naujo sintezė ir įdėti set_input_delay-min 2ns
ją išspręsti?

 

Welcome to EDABoard.com

Sponsor

Back
Top