Kaip apsaugoti VHDL šaltinio kodą?

[Zerox100]

Sveiki, Aš noriu nusiųsti vieną iš mano dizainą nepažįstamasis, kuris tikriausiai yra bandymams klientas (bet aš negalėjau pasitikėti juo iš pradžių). Taigi, aš nenoriu siųsti tikslaus šaltinio kodą. yra koks nors būdas siųsti jam surinkti kodą elemento lygiu ar kažką panašaus, kad? Pagarbiai,

 

[Blowfishie]

Jei jūs abu naudojant ModelSim, galite pažvelgti vartotojo vadove (čia) 3 skyriuje, skaityti apie šifruoto šaltinį. Yra čia kitoje temoje panašiu tema: [URL = "http://www.edaboard.com/thread220638.html"] http://www.edaboard.com/thread220638.html [/URL]

 

[treqer]

i am naudoti 8 pin pic kontrolierius 2way savarankiškai Connekt ir CRC kodą

 

[Zerox100]

Ne jis nenori, kad būtų imituotos. Aš noriu duoti jam dalinis sprendimas, ir tik jis turėtų sintetinti su kitomis dizaino ir programos FPGA. Po to jis tikriausiai paklausti, man kai kuriuos pakeitimus ir kurso jis man mokės. Aš noriu duoti jam žemo lygio VHDL kodą, kad jis negali pakeisti pats. Jis turėtų turėti galimybę patikrinti bendrą funkcionalumo Konstrukcijos (nieko). Aš galiu idėja! Ar galima suteikti jam po sintetinti modelį? Jis galėtų naudoti "post sintetinti modelį", kaip savo projektą? Prietaisas yra Xilinx Spartan III.

 

[serhannn]

Galite siųsti iš anksto parengta bibliotekų, kuriose VHDL failai sudarymo naudojant NODEBUG parinktį Vcom. Paslepia visus vidaus signalus ir hierarchija. Jūs turėtumėte kreiptis į ModelSim vartotojo vadove gauti daugiau informacijos.

 

[permute]

tai arba NGC failai. NGC failai yra sintezė produkcija kaip Netlist - prieš kartografavimo / stažuotę / maršrutą. Tai geriausiai veikia, kai yra mažai arba nėra papildomų laiko / vietos apribojimų į pagrindinį. Šiuo metu, galutinis vartotojas neturės VHDL / Verilog. Jums reikės ieškoti instrukcijos apie tai, kaip padaryti, kad tam tikrą dalį savo dizainą, todėl įsitikinkite, dirbti IOB teisingai NGC. Populiarios IP šerdys dažnai apima kodą, kuris bus sulaikyti po to, kai tam tikrą laiką esmė praėjo. pagrindinių metodų, vis tiek tai būtų įmanoma naudoti FPGA redaktorius išspręsti apsaugos be pernelyg didelių sunkumų.

 

[Blowfishie]

galite siųsti iš anksto parengta bibliotekų, kuriose VHDL failai sudarymo naudojant NODEBUG parinktį Vcom. Paslepia visus vidaus signalus ir hierarchija. Jūs turėtumėte kreiptis į ModelSim vartotojo vadove rasite daugiau informacijos.

tai veikia tik tada, jei abi šalys, naudojant tą patį versija ModelSim.

 

[Zerox100]

Ar galima naudoti senos programos Lenardo ir sudaryti iki "standrad VHDL bibliotekos? Dėl tam tikrų priežasčių, tai geriau man naudoti VHDL vietoj Netlist failą.