kaip apriboti šių laikrodžiai?

[gra]

Hi all, jei dizainas yra 3 laikrodžiai, kurie CLK, clk1 ir clk2.CLK yra pagrindo CLK, ir tikimasi, kad apie 40Mhz, clk1 ir clk2 skirstomi clks pagal CLK.clk1 yra padalinta į 2 ir clk2 yra padalinta į 4.Kaip galima suvaržyti šių clks į synplify.turėtų ir apriboti jų vienos grupės?, jei i tai, synplify bus suvaržyti mano clk1 ir clk2 su 40Mhz, tai ne i want it to.jei i apriboti juos į skirtingas grupes, synplify bus traktuoti jas kaip nesusijusių clks, tačiau jie yra suskirstyti pagal tą pačią bazę CLK.kaip constrian jų? ir i varžyti jų multi_cycle suvaržo?

aš žinau, kaip tai daryti dabar! Ar galite man padėti?thx

 

[samuel_john]

labas

šiuo metu ir galėtų rasti atsakymą .... bet paskui per norėčiau pasidalinti nors ....
jei gimęs naudojant DLL kylančių clk1 ir clk2 tada tik apriboti laikrodis sąnaudas DLL ir bus suteikta galimybė apriboti kitų laikrodžiai pat ...

rezultatus galite rasti laiko analizatorius ataskaita ... ir taip pat gali apribojimas atskirai kiekvienam laikrodis Xilinx ISE įrankis ...... į Xilinx galite apribojimas išvestines laikrodis wrt pagrįsti laikrodis teikimo dažnumu ir etapo ..

qu (at) rtus įrankis taip pat aupport, kad ... i think synopis taip pat turėtų remti ir ne dirbau su juo ...

tikiuosi jis wouild būti naudinga<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />

 

[dll_embed]

Sveiki, John:

Gal galėtumėte pasidalyti su mumis kaip jums explictly atskirai apribojimas išvestines laikrodis ISE?I've tried "NET derived_clk laikotarpį =".Į ise nepripažįsta šiuo būdu.Ir ji reikalauja, kad CLK reikėtų tiesti.Ar jūs naudojate kitus?

Žinau, jis automatiškai apribojimas išvestines laikrodis kai i varžo remiantis laikrodis.Bet aš noriu aiškiai pasakyti ISE įdėti daugiau pastangų, kad gautų laikrodis, kuris yra dvigubai laikrodis.

linkėjimai

 

[samuel_john]

hi dll_embedded.

NET "clk_1" TNM_NET = "clk_1";
TIMESPEC "TS_clk_1" = LAIKOTARPIS "clk_1" 20 MHz GRIEŽTI 50%;
NET "clk_2_s" TNM_NET = "clk_2_s";
TIMESPEC "TS_clk_2_s" = LAIKOTARPIS "clk_2_s" TS_clk_1 "/ 2 ETAPAS 0 ns;

čia clk_1 yra pagrindo laikrodis ir clk_2_s yra gautas laikrodis ... clk_2 yra pusė dažnumas clk_1.here clk_2_s yra ne uosto savo vidinį laikrodį.

NET "clkin" TNM_NET = "clkin";
TIMESPEC "TS_clkin" = LAIKOTARPIS "clkin" 20 MHz GRIEŽTI 50%;
NET "wire_clk90" TNM_NET = "wire_clk90";
TIMESPEC "TS_wire_clk90" = LAIKOTARPIS "wire_clk90" TS_clkin "* 2 ETAPAS 12,5 ns;

čia wire_clk90 yra gautas laikrodis iš clkin ..
wire_clk90 yra 90 laipsnių fazės Perstumti pateikė dvigubai clkin;

kai ir naudoti Dll dauginama išvestines CLK tinklai doesnot atsiras gui pasaulio laikrodis langą .. galite rasti neto pavadinimas ir asisign šį apribojimą .. bet ji yra nereikalinga, nes tą patį suvaržymo priemonė taikoma Dll rezultatų ir gali patikrinti iš vietos ir vežimo maršruto ataskaitą apie visas laikrodis apribojimai ..

šis apribojimas gali būti naudojami tik bandymų faktiškai instantiationg DLL .. ir galiausiai, kai jis veikia puikiai ir galite pridėti ir kt .... kitaip ir negali rasti jokių naudojimo naudojant šią constarint ir kt rezultatų ..

tikiuosi, ji padeda .... pataisyti mane jei i am wrong ...

 

[homeadd]

Kodėl gi ne naudoti clk1 ir clk2 kaip enalbe valdytojo signalo ir kad CLK kaip sistemos laikrodį?
Taigi, visi mikroschemų galite naudoti tik vieną parą: CLK.

 

[samuel_john]

homeadd rašė:

Kodėl gi ne naudoti clk1 ir clk2 kaip enalbe valdytojo signalo ir kad CLK kaip sistemos laikrodį?

Taigi, visi mikroschemų galite naudoti tik vieną parą: CLK.

 

[Al Farouk]

Deja, aš turiu klausimą,
Kodėl jums reikia constraine ir drived laikrodžiai.Kaip tai drived signalo CLK tada, jei apriboti signalą CLK ir naudoti DLL vairuoti kitų CLK1 ir CLK2 (kuris yra geras dizaino praktikos naudoti DLL) į CLK1 ir CLK2 bus suvaržytas, po to CLK.

 

[samuel_john]

Al Farouk rašė:

Deja, aš turiu klausimą,

Kodėl jums reikia constraine ir drived laikrodžiai.
Kaip tai drived signalo CLK tada, jei apriboti signalą CLK ir naudoti DLL vairuoti kitų CLK1 ir CLK2 (kuris yra geras dizaino praktikos naudoti DLL) į CLK1 ir CLK2 bus suvaržytas, po to CLK.

 

[dll_embed]

Mielas Jonai:

Atsiprašome už pavėluotus atsakymus.Follwing savo kelią, I've tried varžyti gautas laikrodis.Tai tikrai nėra skundžiasi pareiškimus.Bet kai i
naudoti "analizuoti po vieta
ir maršrutas statinis laiko" įrankių, pagal ribotas punkto i, jis teigia, kad 0 prekė yra analizuojama.Žemiau yra tai, ką aš padariau į ucf failą.

# nco_clk yra gautas CLK nuo pagrindo.Jis yra 2 kartus didesnis už originalą.

NET "nco_clk" TNM_NET = "nco_clk";
TIMESPEC "TS_nco_clk" = LAIKOTARPIS "nco_clk" 10,5 ns;

Viskas, ką
aš raštu blogai?

linkėjimai

 

[samuel_john]

dll_embed rašė:.
Žemiau yra tai, ką aš padariau į ucf failą.

# nco_clk yra gautas CLK nuo pagrindo.
Jis yra 2 kartus didesnis už originalą.

NET "nco_clk" TNM_NET = "nco_clk";

TIMESPEC "TS_nco_clk" = LAIKOTARPIS "nco_clk" 10,5 ns;