Kaip apibrėžti laikrodžiai, mano atvejų?

[laughlatest]

Hi, all:

Mano dizainas laikrodžiai yra:
Išorės sąnaudų CLK0 gali būti arba 32MHz arba 64MHz, kuris yra pasirinktas su clk_sel PIN.
CLK0 kerta PLL tapti 64MHz CLK1.

Tada su clk_sel padėti, bet CLK1 arba CLK0 pasirinkta kaip CLK2, kuri naudojama kaip šaknis laikrodis sistemą.Diagrama rodo, kaip nurodyta toliau.
CLK0 -> Kompozitorius -> CLK1;
CLK2 = clk_sel?CLK1: CLK0;

Tada, kaip apibrėžti apie laikrodžio suvaržymus?
Ar galiu naudoti set_case_analysis nustatyti clk_sel į 0 arba 1, ir atlieka analizę savarankiškai?

Kita vertus,
Yra Kompozitorius ir MUX tarp CLK0 ir CLK2 atveju clk_sel = 1, o tik MUX atveju clk_sel = 0, tiek skirtingų apibrėžties input_delay Gal reikia tai du atvejai?

Thanks in advance!
laughlatest

 

[kulyapinav]

Labas,

Nežinau apie Santrauka srautų, tačiau turite naudoti set_clock_latency vietoj input_delay už laikrodis encounter kurių srautas.

Kitas klausimas yra "Kokia vieta yra laikrodis root?".Atsakymas priklauso nuo pasirinkto archirecture.Ar jums cotstraint bet produkcija smeigtukai?Aš turiu galvoje, kad jūs bet kokią išorinę sistemą, kuri turi sinchronizuoti darbą su savo mirti (naudoja tą patį laikrodis skaityti iš savo mirti)?Jei ne, tu gali naudoti PLL produkcija (arba MUX output) kaip root susidariusių laikrodis.

Jei atsakymas yra "Taip", laikrodis medis gali gali būti sudėtingiau.

Gal galėtumėte suteikti daugiau informacijos apie visą sistemą, kuri naudoja savo mirti?

PS sutankintus laikrodžiai yra labai dažnai naudojami, todėl pabandykite google it (ex: http://www.altera.com/search?output=xml_no_dtd&sort=date% 3AD% 3AL% 3Ad1 & client = www_frontend & proxystylesheet = www_frontend & ie = UTF-8 & oe = UTF - 8 & site = www & q = mux% 20clock)

 

[laughlatest]

Labas, kulyapinav:

Dėkojame už jūsų ė.

Žinoma, mano lustas turi pateikti nuoroda atrankos laikrodis su išorės AD ir DA.Bet laikrodis taip pat gaunamas iš MUX produkcija, o ne pirkimo laikrodis pati.
Man įdomu, ar tai supaprastinti problema tam tikru mastu.

Jei aš pasirinksiu MUX produkcija kaip laikrodis šaknis, tada kaip sintezė įrankis rankena iš CLK0 (Įėjimas CLK PIN), kelias MUX output?
(For reference, PLL ateina iš 3-oji šalis, IP, MUX yra speciali langelį laikrodis tankinimo pasirinkimas priklauso nuo pardavėjo technologijų biblioteka).
Ir šiuo atveju, kaip naudotis set_clock_latency?

Thanks in advance
laughlatest

 

[kulyapinav]

Labas,
Jūs neturėtumėte praleisti CLK uosto ne visiems.
Aš norėjau taip:
create_clock-name CLK0 [get_ports CLK] ....
create_generated_clock \
-vardas CLK1 \
šaltinio [get_ports CLK]-divide_by 1 \
-master_clock [get_clocks CLK0] \
pridėti [get_pins PLL / Out]
set_case_analysis 1 [get_ports PLL_selection]
set_clock_latency $ some_nubmer CLK0
set_clock_latency $ some_number CLK1

Ji turi dirbti FE.Ir, jei jis dirba jums, galite naudoti PLL produkcija PIN, kaip šaknis iš clock medis metu back-end, vietoj to, turi būti PLL makrokomandas fizinės (padauginti) Laikrodis medis.

 

[laughlatest]

Labas,

Thanks a lot.
Manau, kad jūsų pasiūlymas dirbti man atveju clk_sel = 1.Aš tiesiog jį išbandyti.
Vienas dalykas, turi būti paaiškinta: Mano dizainas, PLL naudojamas dvigubas laikrodžio dažnis.
Kai clk_sel = 0, CLK0 yra 64MHz laikrodis ir naudojami sistemos laikrodžio tiesiogiai
kai clk_sel = 1, CLK0 yra 32MHz laikrodis ir išverstas į 64MHz PLL, tada naudojamas kaip sistemos laikrodžio.

Tačiau, aš stebisi, kodėl jis yra PLL produkcija PIN, vietoj MUX produkcija pin,
kad turi būti naudojama kaip šaknis iš BTS.
Kaip žinote, jei clk_sel = 0, PLL produkcija PIN nenaudojamas anyway!

Taip pat savo pasiūlymu, Kodėl nėra reikalinga "set_case_analysis 0"?

Nuoširdžiausi linkėjimai

 

[kulyapinav]

Citata:

Tačiau, aš stebisi, kodėl jis yra PLL produkcija PIN, vietoj MUX produkcija pin,

kad turi būti naudojama kaip šaknis iš BTS.

Kaip žinote, jei clk_sel = 0, PLL produkcija PIN nenaudojamas anyway!

 

[laughlatest]

Labas, kulyapinav

Thanks so much!
Dabar manau, kad aš turiu suprasti savo pasiūlymą teisingai.
Dėmesys optimizavimas su PLL kelias būtų tikslinga į mane.

MUX ląstelių (MUX2CK) yra atvežtas iš pardavėjo biblioteką ir yra specifinė laikrodis perjungimo
todėl manau, kad nereikia jaudintis dėl to.

Bet kai jis ateina į tarp laikrodis latentinis ir sąnaudų grupės atžvilgiu,
Actually, I don't know much about it.Would galite man trumpai ir aiškiai
paaiškinimą?

Nuoširdžiausi linkėjimai

 

[iwpia50s]

laughlatest, galite nurodyti savo laikrodį mux produkcija, bet kaip jūs nustatyti nužudė prieš mux?Tikrai reikia CTS įrankis, kuris gali elgtis MultiMode.Turėtumėte apsvarstyti naudojimo Azuro's powercentric, ji gali balanso laikrodžiai abiem režimais.

Beje jūsų PLL turėti laiko modelis su visais laiko lankai apibrėžti?Jei taip, tuomet jums turėtų tik apibrėžti CLK0.

 

[laughlatest]

iwpia50s,

Ačiū.
Mano projektas yra netlist pasirašys projekto, užduotis yra iš-Sourcing iki 3-iosios šalies dizaino namas,
kas mums technologija lib o taip pat PLL IP ir tt
Taigi aš tiesiog įdomu, ar galiu supaprastinti Mano FE užduotį kiek įmanoma, ir paspauskite ką
BE.Bet kokiu atveju, jie ekspertą spręsti tokius dalykus .^-^.
Gal aš tiesiog per daug optimistiškai apie jį.

Pagal mano supratimą, tai gali turėti nereikia balansas laikrodžiai dviem režimais,
nes jie nėra naudojami tuo pačiu metu.
Jeigu visi įėjimo / išėjimo yra susiję su MUX produkcijos, tad kodėl turi laikrodžiai pusiausvyrą tarp dviejų
rūšių reikia rūpintis apie?

B & R
laughlatest

 

[kulyapinav]

Hi iwpia50s,
Faktiškai aukščiau timimg apribojimus (laikrodis šaknys yra apibrėžta PLL išvesties arba MUX output), yra visiškai priimtina BE (naudoti šią srautas dažnai. Naudoti Cadence encounter būti įrankiu rinkinys). Jūs galite lengvai nustatyti nužudė KAS mux per max_transition apribojimas naudojimas .

Hi laughlatest,
laikrodis latency tai delsimo laikrodis medis (medis buferinio tirpalo ir inverter ląstelės).Laikrodis medis sinthesizer įrankis bando suvienodinti visų vietinių latentinis (vėlavimas nuo laikrodis root kas ff) taip, kad CLK signalo atvyksta visus FFS tuo pačiu metu.Nesutapimą vietos latencies yra iškreipti ar neaiškumų parametras.Taigi, jei nerijos = 0PS, Laikrodžiai atvyksta visus FFS tuo pačiu metu (Global latency = kas vietos latency).
reg2reg išlaidų grupė
Registruokitės į registrą duomenų keliai yra visiškai independed apie vėlavimą.Tuo atveju, jei nerijos! = 0, reg2reg duomenų keliai priklauso nerijos vertę ir nepriklauso nuo uždelsimo (tai kas paprasta: ABS (starto vėlavimas laikrodis - cupture laikrodis vėlinimas) = nerijos).

Įėjimo į registrą išlaidų grupė
Ši išlaidų grupė yra konkrečiu atveju reg2reg (paveldi bendra reg2reg paradigma) - pradėti laikrodžio vėlavimo vertės įvesties Pad / uosto nedelsiant, o ne laikrodis medis vietos laikas.Tokiu būdu, todėl jūs turite tik fiksuoti FS ir įvesties prievadas starto lygiavertis FF

Registras-produkcijos kaina grupei
Tai yra ypatingas atvejis reg2reg per daug, bet jūs turite pradėti FS ir išvesties uosto vietoje surinkimo FF

Taigi, galima labai lengvai ekstrapoliuoti reg2reg setup Parafino apskaičiavimo in2reg ir reg2out sąnaudų grupės.