L
laughlatest
Guest
Hi, all:
Mano dizainas laikrodžiai yra:
Išorės sąnaudų CLK0 gali būti arba 32MHz arba 64MHz, kuris yra pasirinktas su clk_sel PIN.
CLK0 kerta PLL tapti 64MHz CLK1.
Tada su clk_sel padėti, bet CLK1 arba CLK0 pasirinkta kaip CLK2, kuri naudojama kaip šaknis laikrodis sistemą.Diagrama rodo, kaip nurodyta toliau.
CLK0 -> Kompozitorius -> CLK1;
CLK2 = clk_sel?CLK1: CLK0;
Tada, kaip apibrėžti apie laikrodžio suvaržymus?
Ar galiu naudoti set_case_analysis nustatyti clk_sel į 0 arba 1, ir atlieka analizę savarankiškai?
Kita vertus,
Yra Kompozitorius ir MUX tarp CLK0 ir CLK2 atveju clk_sel = 1, o tik MUX atveju clk_sel = 0, tiek skirtingų apibrėžties input_delay Gal reikia tai du atvejai?
Thanks in advance!
laughlatest
Mano dizainas laikrodžiai yra:
Išorės sąnaudų CLK0 gali būti arba 32MHz arba 64MHz, kuris yra pasirinktas su clk_sel PIN.
CLK0 kerta PLL tapti 64MHz CLK1.
Tada su clk_sel padėti, bet CLK1 arba CLK0 pasirinkta kaip CLK2, kuri naudojama kaip šaknis laikrodis sistemą.Diagrama rodo, kaip nurodyta toliau.
CLK0 -> Kompozitorius -> CLK1;
CLK2 = clk_sel?CLK1: CLK0;
Tada, kaip apibrėžti apie laikrodžio suvaržymus?
Ar galiu naudoti set_case_analysis nustatyti clk_sel į 0 arba 1, ir atlieka analizę savarankiškai?
Kita vertus,
Yra Kompozitorius ir MUX tarp CLK0 ir CLK2 atveju clk_sel = 1, o tik MUX atveju clk_sel = 0, tiek skirtingų apibrėžties input_delay Gal reikia tai du atvejai?
Thanks in advance!
laughlatest