Kaip apibūdinti makro TL, kai sintezės

X

xiongdh

Guest
Kai sintezės TOP modulis DC U1 yra į TOP.U1 submodule yra nuo kitų pardavėjas IP ir turi spec dokumentu ir verilog elgesio aprašymo failas, kuris gali būti T synthesized.Also failą bibliotekos ir db failas T būti gauti iš pardavėjas.
Daugiau atributas U1 yra aprašyta žemiau pateiktoje schemoje.
(pavadinimas) (I / O) (vairuotojo) (apkrova) (delsimas iš uosto DfF) (delsimas iš DfF į uostą)
in1 į __ 10 * NAND2X1 / 3 NS ___
out1 iš 1 * NAND2X1 / X ___ ___ 5ns
****
submodule U1 turi vieną įvesties in1, ji vairuoti tik 10 * NAND2X1 / ir nuo U1/in1 į DfF kelias / D maždaug 3 ns vėlavimas.vienas išvesties out1, tai disko talpa kaip 1 * NAND2X1 / X ir nuo DfF path / D U1/out1 apie 5ns nedelsiant.
*******
Pastaba: NAND2X1 yra bibliotekoje ląstelių ir turi 2 įėjimo, yra viena iš dviejų įvesties ir išvesties X
Kai sintezės dizainas TOP.U1.v failas, tik uosto aprašymas ląstelių U1 yra skaitoma į DC.the atributas "Don t_touch yra nustatyta U1 cell.The atributas U1 ir diagramoje turi būti nurodyta, arba nustatyti, kada nustatytas apribotų projektavimo TOP .Dabar kyla klausimas, kaip nustatyti, kad apribotų arba aprašyti U1 iki sintezės.
Gal db failą apibūdino U1 atributas gali būti pastatytas, tai yra vienas iš būdų išspręsti šią problemą, bet jei aš Don t patinka that.How galėčiau išspręsti šią problemą kitu būdu.
Paskutinį kartą redagavo xiongdh on 05 Jul 2005 4:17; Redaguota 1 kartą iš viso

 
Pirma, jums gali sintezė viršų, kad įtraukti U1,
secoindly, ekstraktas stabdo dėl iš viršaus BP U1
Taigi, jūs gausite apie U1 aprašymas

 
Noriu sintezės TOP modulis, jis submodule U1 ir kitų submodule.
U1 yra analogas modulio nereikia būti apibendrinti.Bet U1 nuosavybė gali turėti įtakos kitoms submodule kai renka DC.Kaip sukurti modelį U1.

 

Welcome to EDABoard.com

Sponsor

Back
Top