Kaip analizuoti 2 programos Xinlinx ISE5

[nokamil]

Aš sukūriau 2 programas (tiek VHDL) 2 skirtingai dėl Xilinx ISE5 už Spartietis serijos daryti tą patį.Dabar aš noriu sužinoti, kokia programa yra efektyvesnė.Veiksmingai jausmą, kuris trunka mažiau vartų skaičius.Kaip galima sužinoti efektyvumo.Plius ir taip pat nori žinoti, kad, kaip programos analizuojamos, kuri programa yra padaryta geriau.Nors abu dirba baudą.

 

[Buntowa]

ieškoti rezultatų sintezę.Jūs gaunate informaciją apie kritiškas kelią ir kiek išteklių reikia

 

[elektrom]

Žiūrėti RTL schema po sintezė, galima suprasti daugiau kaip Jums yra įgyvendinama FPGA.

 

[bibo1978]

Jei tu padarei gera apribojimas failą tada skaityti Rašyti PAR rezultatų ataskaitas jūs turite 4 pagrindines ataskaitas ", jei jūs nenaudojate mulriple kelio maršrutą" Šiose ataskaitose yra PAR pranešimą, asinchroninius vėlavimo pranešimą, PAD ataskaitą ir PAR statinio timng ataskaitą.
į PAR pranešimą bus tiksliai, kiek tai jūsų dizaino paėmė theFPGA "gabalas skaičių, PAD, memoriess ..."
PAD pranešimą wil suteiks jums informacijos apie Pins assignement vietose į FPGA, volage standartas, vėlavimo elementus, jei tokių yra, IOB flip FLOPS, nužudė norma ...
Asinchroninius vėlavimo ataskaita suteiks Jums išsamią informaciją.apie asinchroninius laiko kiekvieno tinklo trunka, kol jis pasieks sinchroninio elementas "flip flop, atmintis" šis vėlavimas nėra susijęs su laikrodžio, tai reiškia, kad šios ataskaitos tik jums pasakys, kiek laiko jis paėmė nuo X iki Y
Galiausiai jūs turėsite statinio metu ataskaitoje, kuri bus rodoma dažnio šiame PVP naudojami balais ir jei yra kokia nors nepasitenkinimas apribojimas rasite išsamią informaciją apie maršrutą signalo "kritinis kelias"
Jei jūsų PAR negali rezultatas tikslinės tada pabandykite įtraukti kai kuriuos apribojimus "ir negali tikėti tuo, kas rodymo apribojimus galima padaryti"
Jūs netgi galite padaryti butai prie savo projekto "Aš norėčiau, kad tai yra daug laiko, tačiau kartais neturi kitu būdu"

Tačiau, visų pirma nepakanka didelėms dizaino galite jūs savo laiko analizė, jei reikia, bet pirmiausia galite naudoti Post PAR modelis su standartinėmis vėlavimą failą "savigynos pajėgos" ir resimulate projektą tada, jei jūs negalite eiti tikslinės pabandykite atlikti daugiau analizės per po PAR laiko analizės priemonė ir gali būti įtraukti kai kuriuos apribojimus, kai kurie tinklai "viela".
jei vis dar negali įvykdyti reikalavimų grįžti į savo dizainą "DTL kodas"
ir bandykite išanalizuoti priežastis, dėl kurių uždelsė "paprastai priežastis nėra kritiškas kelią, ty gali atlikti pakeitimus dėl kritinės kelią, kurį įvesti kitą kritiškai keliai" Tačiau kartais Kritinė analizė keliai gali išspręsti prolem.
jei problema presists galite atsipalaiduoti savo reikalavimus ", jei ši sistema gali priimti"
jei sistema negali priimti tokį gydymą jums ieškoti kito požiūrio "algoritmas" "tai ką tu padarei is gone"
Sad, bet tiesa: (
Tačiau visada pipelining bus išspręsti bet kokią problemą, "dar pipelining turi būti pagrįstas, ty kai kurios vietos, kur daugiau vamzdžių negali būti toleruojamas"

Thats visi žmonės