kaip įgyvendinti LPM_RAM_DQ į verilog

A

angjohn

Guest
ir buvo parašyta taip kodas LPM_RAM_DQ (tipo RAM @ ltera MAXPLUSII) į verilog:/ / LPM_RAM_DQ
modulis LPM_RAM_DQ (DATA, ADRESAS, WE, INCLOCK, OUTCLOCK, K);

/ / parametro Ra = "Ozo su Atskiras įėjimas ir išėjimas uostai";
parametras LPM_WIDTH = 8;
/ / parametro LPM_TYPE = "LPM_RAM_DQ";
parametras LPM_WIDTHAD = 8;
parametras LPM_NUMWORDS = "NEPANAUDOTI";
parametras LPM_FILE = "NEPANAUDOTI";
parametras LPM_INDATA = "Unregistered";
parametras LPM_ADDRESS_CONTROL = "REGISTERED";
parametras LPM_OUTDATA = "Unregistered";
/ / parametro LPM_HINT = "NEPANAUDOTI";
įvedimo [7:0] DUOMENŲ;
įvedimo [7:0] ADRESAS;
įvesties WE;
įvesties INCLOCK;
įvesties OUTCLOCK;
išvesties [7:0] K;
/ / reg [LPM_WIDTH - 4'd1: 0] Klausimas;
parametras REGISTRUOTO = 1'b0;
parametras Unregistered = 1'b1;
parametras REGISTERED_ENUM_LPM_ADDRESS_CONTROL = 1'b0;
parametras UNREGISTERED_ENUM_LPM_ADDRESS_CONTROL = 1'b1;
parametras REGISTERED_ENUM_LPM_OUTDATA = 1'b0;
parametras UNREGISTERED_ENUM_LPM_OUTDATA = 1'b1;

endmodule
/ / RAM
modulis RAM (
adresas,
mes,
inclock,
outclock,
duomenis,
q);

įvedimo [7:0] adresas;
įvesties mes;
įvesties inclock;
įvesties outclock;
įvedimo [7:0] duomenimis;
išvesties [7:0] q;

viela [7:0] sub_wire0;
viela [7:0] q = sub_wire0 [7:0];

lpm_ram_dq lpm_ram_dq_component (
. outclock (outclock),
. adresas (adresas),
. inclock (inclock),
. (duomenų),
. mes (mes),
. q (sub_wire0));
defparam
lpm_ram_dq_component.intended_device_family = "FLEX10K"
lpm_ram_dq_component.lpm_width = 8,
lpm_ram_dq_component.lpm_widthad = 8,
lpm_ram_dq_component.lpm_indata = "REGISTRUOTO"
lpm_ram_dq_component.lpm_address_control = "REGISTRUOTO"
lpm_ram_dq_component.lpm_outdata = "REGISTRUOTO"
lpm_ram_dq_component.use_eab = "ON",
lpm_ram_dq_component.lpm_hint = "MAXIMUM_DEPTH = 256",
lpm_ram_dq_component.lpm_type = "LPM_RAM_DQ";endmodulepo i parašyti kodą ir syhthesis naudojant Synopsys FPGA Express.bet toks klaidos atsiranda:

Error: syntax error ar netoli raktas "."(File: E: / Testavimas dėl procesoriaus Nabil / 3 bandykite / NabilCPU.v Line: 237) (VE-0)can anyone help me out!Thanks!

 

Welcome to EDABoard.com

Sponsor

Back
Top