Kaip įgyvendinti atviro kolektoriaus logikos VHDL?

Y

yamaha

Guest
Hi, kaip įgyvendinti atviro kolektoriaus logikos VHDL, dėl Yam
 
Jei esate sąsajų su išorės ryšį, kuris reikalauja atviro kolektoriaus charakteristikas (pvz., PS / 2 sąsajos), tada galite imituoti atviro kolektoriaus buferiai su 3-valstybės buferiai: out_signal
 

Welcome to EDABoard.com

Sponsor

Back
Top