J
joe2moon
Guest
Turiu klausimą apie tai, kaip jums elgtis taip atveju:
Naudojant FPGA tikrinimas, siekiant patikrinti, AGRINDINĖS dizainas,
jei tikrai AGRINDINĖS naudoja asinchroninius SRAM (-ių) viduje chip,
ir FPGA prietaisas tik sinchroninio SRAM (-ai), tada
ir DTL kodas turėtų būti skirtingos.
Tačiau šiuo atveju, dizainas patikrinti FPGA ir dizainas
tikrai tapeout bus skirtingi, per.
Bet kokiu būdu norite praleisti šią sąlygą?
Ačiū.
Naudojant FPGA tikrinimas, siekiant patikrinti, AGRINDINĖS dizainas,
jei tikrai AGRINDINĖS naudoja asinchroninius SRAM (-ių) viduje chip,
ir FPGA prietaisas tik sinchroninio SRAM (-ai), tada
ir DTL kodas turėtų būti skirtingos.
Tačiau šiuo atveju, dizainas patikrinti FPGA ir dizainas
tikrai tapeout bus skirtingi, per.
Bet kokiu būdu norite praleisti šią sąlygą?
Ačiū.