M
master_picengineer
Guest
Sveiki, Ar kas nors paaiškinti man, ką reiškia ciklo klaidą o synthetizing dizaino kompiliatorių. Kas gali paaiškinti šį reiškinį? Ačiū iš anksto!
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
Ką kilpa klaida reiškia kai synthetizing Dizainas Compiler?
A
avimit
Guest
Asinchroninis grįžtamojo ryšio kilpa, kuris skundžiasi nuo dizainas kompiliatorių. Labai paprastais žodžiais, jei jums trumpas išėjimas iš, pavyzdžiui, vartus ir vartai ARBA vartų ar bet kurios kitos keleivinis-krovininis loginių vartų jam patenkant, ji taps asinchroninis kilpa. Apskritai kalbant, jei pašarų atgal kombinacyjnych vartų ouput straipsnio neregistruoja arba skląsčiu) į kitos kombinacyjnych vartų įėjimo ne užsiregistruoti arba Patentatslēga,), be eilės elementą (registras) keliu, jis tampa linija, kuri sukels ciklo klaida. Kr, Avi http://www.vlsiip.com
M
master_picengineer
Guest
, Dėl Pone, kai kuriais atvejais tai kilpos yra pageidautina, kad pavyzdinis kuriant asynchronicznego, Huffman vartų pavyzdinis. Kas atsitiks, jei aš ignoruoti kilpas, generuoti netlist ir kad mano mikroschemos? Bus mikroschemos kad functionnal? Ačiū dar kartą!
A
avimit
Guest
I dont know bet kokiomis sąlygomis, kur kilpos gali būti pageidautina. Ir jei jūs padarote IC su Async kilpų neveiks Kr, Avi
M
master_picengineer
Guest
Tai gerai, ačiū. Į sveikatą, Master_PicEngineer