Jungtis VHDL ir Verilog kodus?

[Vishwa]

Labas,

Visų sistemų projektavimas, kai kurie moduliai yra daroma VHDL ir kitais Verilog.

tai mes visus klausimus po to, kai visi iš abiejų VHDL ir Verilog modulių integravimą.

Prašome manyti, ką daryti.Linkėjimai,
Vishwa

 

[FVM]

Mišrios kalbos dizainas yra gana įprasta, kad mano nuomone.Jūs pastebėsite, kad TL gurgučių tiekiami iš FPGA pardavėjai ir trečiųjų šalių dažnai yra surinkti iš įvairių kalbų modulius.Kai kuriais atvejais, net apribojimas DTL kalba yra priežastis naudoti kitą tam tikrą projektavimo dalių.

Kaip pirma vieta, mišri kalba modeliavimas gali būti reikalaujama papildomos programinės įrangos licencijas, tačiau dažniausiai supported.When instancija VHDL modulių Verilog, Generics turi būti apibrėžta per senas stilius # () sintaksė, o ne defparam, kad yra nepagrįstas ModelSim mišrių kalba .

 

[Atena]

Susijusių su konstrukcija: Jūs galite lengvai maišyti šių Verilog moduliai ir VHDL kartu, jei jie yra susiję vieni su kitais, naudojant Dizainas Kompiliatorius ...(1)
Atžvilgiu modeliavimas: VCS-MX gali paremti mišrios DTL modeliavimo ...(2).

 

[jonyRoyal]

J. ... Tiesa ... jums teks problema priklausys nuo treniruokliu Jūs ketinate naudoti

VHDL reikia, kad failų sąrašas
verilog nereikia, kad failų sąrašas

NC, ModelSim, VCS rūpinsis ABT ji