Jitter į PLL

[gold_kiss]

Labas,
Can anyone help me on this.

Aš PLL dizainas, kai VCO žiedo generatorius yra Dabartinis starved.

Na pagrindinė problema yra Jitter sukeltų tiekimo triukšmo.

Aš perskaičiau keletą straipsnių apie minimumo Jitter sukeltų tiekimo variantų, naudojant atskaitos įtampos generatorius ir naudoti dubliką įstrižinės schemą.

Dabar šie dokumentai apima dubliką šališkumo, tačiau vėlavimas elementų yra skirtumas uždelsimo elementai su simetriškai apkrovos.

Mano atveju aš paprastas dabartinės jaustų elementai.Kaip aš galiu įtraukti replica įstrižinės tokia konfigūracija?

Bet kuri pagalba gali būti labai vertinami.
Į sveikatą,
Gold_kiss

 

[rfsystem]

Naudokite žiedo generatorius atskirą tiekimo.Uždėkite dangtelį atsieti šiuos tiekimą, kuris yra apie 5-20x vartų riba šioje žiedo generatorius.Darbo greičio ar dažnio jūsų žiedas generatorius yra maždaug linijinė šios tiekimo nuo sumos dviejų slenksčio įtampa.Naudokite ilgas kanalas PVO 4-10x Lmin kaip srovės šaltinio vairuoti žiedas generatorius tiekimo.Maitinimo įtampa pasiektų pusiausvyrinė jei dabartinis sudaro žiedo generatorius lygus švirkščiamas.Taigi dabar PVO vartų jūsų VCO įvedimo.Šis susitarimas suteikia geriausias tiekimo atmetimo įmanoma.Izoliuoti substrato naudojimo differentially ar tarpinės dviejų nelyginę generatoriai.Tada substrato triukšmo yra Comon režimas, kuris turi tam tikrus atmetimo.Sumažinti substrato triukšmo nuolydžiai klasikinių analogas išdėstymo būdus.Išėjimo į įprastas tiekimas logika turėtų būti per vertėją.Du invertuotam NMOS plius crosscouples PVO.

Prašome siųsti rezultatus.Pasidalykite savo patirtimi su kitais vartotojais ir neatsižvelgiama tik ir išnyksta.

 

[gold_kiss]

Max rfsystem,
I appreciate your response.

Bet atminkite, aš ne pradedant naują PLL (VCO) dizainas.Man reikia rasti sprendimą dėl energijos tiekimo variantų.

Aš naudoju Dabartinis jaustų žiedas generatorius.Aš įtaka PVO rankos naudojant dabartines veidrodis.Kad PVO ranka nieko, bet srovės šaltinis.

Ar reikia atsižvelgti į dubliką įstrižinės mano grandinės ir jei tai tikrai tai kaip man dizainas šio dubliką šališkumo?

Thanks again,
Gold_kiss

 

[rfsystem]

Max gold_kiss,

Kartotiniai įstrižinės suteikia atmesti dėl žemo dažnio poveikio tačiau klausimas ar grąžinti jūsų grandinės ir tai, kad dabartinis šaltinių vairuoti atskirų mazgų.Aukšto dažnio triukšmo purkštukai yra didžioji nutekėjimas diodas Jūsų PVO individula mazgų srovės šaltinis.Dėl aukšto dažnio eksploatuojant kad mazgas mazgas riba taip pat yra mažas.Todėl aukšto dažnio atmetimas yra labai ribotas.Tai yra sprendžiami buvusios grandinės pasiūlymą.Jei turi derinti savo grandinę ant metalo lygį galima aukštų dažnių izoliuoti urmu.Prijunkite urmu per RC filtrą į VDD.Tai sukelia tam tikras vertikaliųjų veiksmų PNP jei įjungti VDD bet kai substrato kontaktai jis yra priimtinas.Priešingu atveju turite naudoti atskirą reguliuojamų tiekimo į PVO šaltinių.

 

[nuderen]

Būtų labai sunku realizuoti

Useless paštu.
Įspėjimas./ pisoiu

 

[uncle_urfi]

Pridėti induktoriaus serijos su PVO įstrižinės tranzistorius.tai sumažinti triukšmo injekcija tiekimo apie 4dB.ir naudoti atskirą tiekimo žiedas gaunama taip.VDD ========= \ \ \ \ \ \ \ ==== vddring ======kur \ \ \ \ \ \ yra induktoriaus

Taip pat pridėkite atsieti dangtelį į vddring.

 

[andy2000a]

kitos sumažinti PLL Denerwować

1.pakeisti IO PAD -> PLL produkcija turi didelių Jitter sukelti I / O ląstelių
gal ESD arba IO_pad ne power_cut ..

2.sumažinti VCO charge pump dabartinę -> charge pump dabartinis etapas
mažas sumažins Jitter ..

3.VCO VCTR naudoti skydąBet aš turiu kitą klausimą apie VCO ląstelių
Jei aš noriu sukurti 4-etapas Diferencialinė VCO ląstelių ir
gauti 8 etapas signalo ..duomenų atkūrimo grandinės
Aš tegul visi mazgai turi tą patį Cap pakrovimo ..
bet realios lusto dar etapą klaida ..

kodėl?

kaip sumažinti VCO ląstelių etapą?

 

[tlihu]

andy2000a rašė:

kitos sumažinti PLL Denerwować1.
pakeisti IO PAD -> PLL produkcija turi didelių Jitter sukelti I / O ląstelių

gal ESD arba IO_pad ne power_cut ..2.
sumažinti VCO charge pump dabartinę -> charge pump dabartinis etapas

mažas sumažins Jitter ..3.
VCO VCTR naudoti skydą
Bet aš turiu kitą klausimą apie VCO ląstelių

Jei aš noriu sukurti 4-etapas Diferencialinė VCO ląstelių ir

gauti 8 etapas signalo ..
duomenų atkūrimo grandinės

Aš tegul visi mazgai turi tą patį Cap pakrovimo ..

bet realios lusto dar etapą klaida ..kodėl?kaip sumažinti VCO ląstelių etapą?

 

[gold_kiss]

Hi Guys,
Dėkojame už atsakymus.Na, leiskite man dabar pasidalinti savo bitų patirtimi čia.Mes (PLL dizaino grupė) buvo-su keletą naujų sprendimų, ypač siekiant sumažinti Jitter sukeltų tiekimo triukšmo.

Kas uždelsimo elementai, kad mes naudojame į VCO esmės Diferencialinė uždelsimo elementai symtrical apkrova ... kai kurių dalykas panašus pasiūlė John Meantis .... kortelių.

Dabar mes studijavo daug variantų ... IEEE JSSC itp ... ir galiausiai nusprendė replica įstrižinės schemą.

Taigi mes turime kažką panašaus

Jitter atmetimo circuiutry ----> Op Amp (didelės tapatybę įgyti )----> pusė vėlavimo ląstelių ----> tiekimo bėgiai ir VCO.

Jitter atmetimo schema yra paprasta Resitor daliklis n / a.

Op Amp .... reikia realiai dirbti, kylančių savo spec .... tikriausiai, jei kas nors yra tikrai domina galiu įdėti jį šalia.

Į Opamp iš esmės yra klaida vairo ... ty af / b schemą.Modeliavimo rezultatus taip pat gali būti prieinami.

Į sveikatą,
Gold_kiss

 

[eric1341]

Max Gold_kiss
Ar galėtumėte daugiau paaiškinti savo replica šališkumo?
Bet koks specialus prašymas šį OP?
Aš taip pat susiduria su maža problema.Jis, atrodo, negali būti per didelis ir vsw ...
ir jei PVO laod su dideliu W / L, ir vsw bus mažesnė ir dampling kai žemas dažnis operacijos.