jei vs atveju verilog

[dsairajkiran]

Ar kas nors paaiškinti, kaip ir atveju, jeigu atskaitomybėje išvadą logika po sintezė?

 

[umairsiddiqui]

jei => prioritetinių Encoder
atveju => Multiplexer

 

[JVNPAVANKUMAR]

Į tikrąjį panaudojimą, galite naudoti, jei condion be satisfiying visus galimus derinius sąlyga
pavyzdžiui
norite įdiegti, jei nustatytas išėjimo = 1 = 1 kitaip output = 0
galima verilog kodai tai naudodami jeigu pareiškimą naivus vartotojas

if (a == 1)

pradėti
Op <= 1;
pabaiga

if (a == 1)
pradėti
Op <= 1;
pabaiga
kitas
pradėti
Op <= 0;
pabaiga

switch ()
pradėti
1'b0: Pradžia
Op <= 1;
pabaiga
1'b1: Pradžia
Op <= 0;
pabaiga
endcase
iš minėtų trijų pavyzdžių oji atveju generuoja sklende, nes jūs neturite dfined else sąlyga ši tikimybė yra didesnė, jei turite daugiau nėra condtions turi būti matuojamas taip, žmonės sako, geriau vartoti atveju, vietoj if

 

[rsrinivas]

umairsiddiqui rašė:

jei => prioritetinių Encoder

atveju => Multiplexer

 

[phutanesv]

Byla pareiškimas sukelia mux taip pat sumažina mux dydžio

jei nėra prioritetinių atveju pareiškimas
jei prioritetas, jei dar if

Tai excatly teisingai nereikia Peszyć

 

[tosonal.jain]

Jei - nors yra ten pirmenybė aparatūros gamyba, o jei pareiškimas yra naudojami ne prioritetas struktūras.

U pamatyti, jei norime, kad 8:1 mux naudojant 2:1 Mux naudojant if-else to sintezė gausime struktūra prioritetą teikiant pirmenybę konkrečios sąnaudos, už mūsų kodą vienas bet, tačiau, jei norime rašyti tą patį naudoti, tuomet mes gausime ne prioritetas struktūrą, kuri bus tokia reikalinga.

U gali labai lengvai suprasti raštu į VHDL kodą ir tada ieško jo sintezės ataskaita.

Tikiuosi, dabar aišku, UR daug apie tą patį.