ISE procesas klausimą?

D

davyzhu

Guest
Hello all,

Aš naudoju ISE apie 1 savaitę, o po 2 klausimo:

1) Kas su "Synthesizer skirtumas" ir "išversti"
2) Kas su "Žemėlapis skirtumas" ir "Pirmyn ir kelias"

Mano nuomone, pirmąsias dvi visus Translate RTL kad primityvia, o kitos dvi Žemėlapis Pirmykštė dalyti, yra tai tiesa?

Linkėjimai,

Davy Zhu

 
Rasite viską, ką jūs norite žinoti Development System
Reference Guide atvyksta ISE

 
Manau čia u'll rasti atsakymą:

http://toolbox.xilinx.com/docsan/xilinx4/data/docs/dev/devtoc.html

 
Sintetina reiškia procesą przekonwertowaniu hdl kodą RTL netlist.Versti reiškia procesą przekonwertowaniu RTL netlist į vartus lygis netlist.Iš čia, įrengimas reiškia ISE įdėkite vartai lygis netlist į CPLD procesą; vieta ir būdas yra terminas naudojamas FPGA montavimo procesą.

 
Sintezės procesas bus patikrinti kodo sintaksę, ir analizuoti savo dizaino hierarchija.Šie procesai užtikrins savo dizainą optimizuotas dizainas Architektūra pasirinkote.Jūsų DTL kodas aprašymas gali būti paverstas skaitmeninių kanalų, kurie gali arba negali būti funkcinės arba gali būti tiesiog šiukšlių, tačiau kodas yra parašyta, kaip, pavyzdžiui sukurti skaitmeninius schema arba juoda dėžutė nuo jo.Jei kodo nėra synthesizable tai yra labai klaidinga.

Vertimo sintezė vyksta po to, ji apima konversijos technologijų biblioteka dalys.Vertėjas yra pirmas žingsnis įgyvendinimo procese.Versti procesas sujungia visas pirkimo netlists ir dizainas apribojimas informacijos ir rezultatų Xilinx Kirkšninė (Native Generic duomenų bazė) file.Produkcija Kirkšninė failas gali būti prijungti prie tikslinių prietaisas šeima.

Žemėlapis procesas sukuria NCD failas.NCD byla bus naudojamas PAR proceso tolesniam perdirbimui.

Galite paleisti vieta ir maršrutas (PAR) po to, kai jūs turite prijungti savo dizainą.PAR naudoja NCD failas sukurtas žemėlapis proceso vietą ir maršrutą savo dizainą.

Tai daugiau ar mažiau beveik visi FPGA pardavėjai procesas.

 

Welcome to EDABoard.com

Sponsor

Back
Top