IOBs į Spartietis 2 viršijo

[Nikolajus]

Turiu problema.Mano dizainas yra 2-D SKD procesorius.
Kad jiems naudojant dviejų 1-D SKD perdirbėjai ir perkelti atminties.

Dabar i baigtas mano dizainas 1 D SKD procesoriaus ir i nori išbandyti jį (laiką, PAR
ir kt.)

Dabar problema yra ta, kad aš turiu spartan2 PQ-208 FPGA 140 teikti ir mano panaudojimas yra 145 teikti.

Žinoma, mes i dont ketina priskirti kaišteliai visiems 145 įsipareigojimus teikti informaciją, bet ir tiesiog norite paleisti visas bandymas dėl dizaino.

Per žemėlapis procesą ir gauti šį klaidos pranešimą, kad i viršijo įsipareigojimus teikti informaciją.

Taigi yra koks nors būdas gauti apie tai?

 

[echo47]

Kai sintezės FPGA logiką, I / O yra fizinis Kaisčiai ryšį.An I / O, kad nėra susijęs su adata atrodo prieštaravimas.Ar Jūs esate tikintis naudoti sukibimui su apvalkalo IOBs į FPGA?

Ar jūsų "visas bandymas" įrangos bandymo arba tiesiog modeliavimas?Elgesio modeliavimo nėra rūpi turintys daug I / Os.

Nemanau, kad yra koks nors būdas sužinoti ISE mapper ignoruoti klaidų ir toliau.Jis iškilo neįmanoma situacija, kad ji nutraukia gyvenimą.

 

[shawndaking]

kokie gali tikėtis gauti?

 

[Nikolajus]

Norėčiau atlikti Rašyti PAR imitavimas savo dizainą.

Heres į VHDL kodas 1 D SKD

biblioteka IEEE;
naudoti IEEE.STD_LOGIC_1164.ALL;
naudoti IEEE.STD_LOGIC_ARITH.ALL;
naudoti IEEE.STD_LOGIC_SIGNED.ALL;
naudoti work.Components.ALL;

---- Odkomentuj šiuos bibliotekos deklaraciją, jei instancija
---- Bet Xilinx Pirmykštė šį kodą.
- bibliotekos UNISIM;
- naudoti UNISIM.VComponents.all;

subjektas DCT1 yra
Uostas (i0: į STD_LOGIC_VECTOR (7 downto 0);
I1: į STD_LOGIC_VECTOR (7 downto 0);
I2: in STD_LOGIC_VECTOR (7 downto 0);
I3: į STD_LOGIC_VECTOR (7 downto 0);
I4: į STD_LOGIC_VECTOR (7 downto 0);
I5: į STD_LOGIC_VECTOR (7 downto 0);
I6: į STD_LOGIC_VECTOR (7 downto 0);
I7: į STD_LOGIC_VECTOR (7 downto 0);
O0: iš STD_LOGIC_VECTOR (7 downto 0);
O1: iš STD_LOGIC_VECTOR (7 downto 0);
O2: iš STD_LOGIC_VECTOR (7 downto 0);
O3: iš STD_LOGIC_VECTOR (7 downto 0);
O4 kategorijų transporto priemonėms: iš STD_LOGIC_VECTOR (7 downto 0);
O5: iš STD_LOGIC_VECTOR (7 downto 0);
O6: iš STD_LOGIC_VECTOR (7 downto 0);
O7: iš STD_LOGIC_VECTOR (7 downto 0);
OE1: į STD_LOGIC;
OE2: į STD_LOGIC_VECTOR (1 downto 0);
Ø3: į STD_LOGIC_VECTOR (1 downto 0);
OE4: į STD_LOGIC_VECTOR (1 downto 0));
pabaigos DCT1;

Architektūra Elgesys su DCT1 yra

pradėti

- Pirmasis etapas

BU1: Butterfly
uosto žemėlapyje (i0, i7, BU1O0, BU1O1, OE1);

BU2: Butterfly
uosto žemėlapyje (I1, I6, BU2O0, BU2O1, OE1);

BU3: Butterfly
uosto žemėlapyje (I2, I5, BU3O0, BU3O1, OE1);

BU4: Butterfly
uosto žemėlapyje (I3, I4, BU4O0, BU4O1, OE1);

- Antrasis etapas

BU5: Butterfly
uosto žemėlapyje (BU1O0, BU4O0, BU5O0, BU5O1, OE2 (0));

BU6: Butterfly
uosto žemėlapyje (BU2O0, BU3O0, BU6O0, BU6O1, OE2 (0));

A1: Quad_multiplier_A1
uosto žemėlapyje (BU3O1, BU2O1, A1O0, A1O1, OE2 (1));

A2: Quad_multiplier_A2
uosto žemėlapyje (BU4O1, BU1O1, A2O0, A2O1, OE2 (1));

- Trečiasis etapas

BU7: Butterfly
uosto žemėlapyje (BU5O0, BU6O0, O0, O4 kategorijų transporto priemonėms, Ø3 (0));

A3: Quad_multiplier_A3
uosto žemėlapyje (BU6O1, BU5O1, A3O0, A3O1, Ø3 (1));

BU8: Butterfly
uosto žemėlapyje (A2O0, A1O1, BU8O0, BU8O1, Ø3 (0));

BU9: Butterfly
uosto žemėlapyje (A2O1, A1O0, BU9O0, BU9O1, Ø3 (0));

- Ketvirtas etapas

CM1: Constant_multiplier
uosto žemėlapyje (A3O0, O2, OE4 (0));

Cm2: Constant_multiplier
uosto žemėlapyje (A3O1, O6, OE4 (0));

BU10: Butterfly
uosto žemėlapyje (BU9O0, BU8O0, O1 O7, OE4 (1));

Cm3: Constant_multiplier
uosto žemėlapyje (BU8O1, O5, OE4 (0));

CM4: Constant_multiplier
uosto žemėlapyje (BU9O1, O3, OE4 (0));Dabar i0 į i7 yra atskiras 8 bitų sąnaudas, o į viršų lygio subjektas, i planą naudoti demux platinti 8 bitų įvedimo į šias atskiras (i0 į i7) įėjimai, vienas po kito.Bet man reikia atlikti Rašyti PAR modeliavimas šį vienetą.

 

[echo47]

Nežinau, kodėl norite prisijungti tiek daug signalus I / O, trinkelės jei ne ketinate daryti, kad galutinis aparatūros.Galbūt jūs manote, kad I / O signalų yra tik signalai matomi imitatorius?Imitatorius gali rodyti signalus, bet savo dizainą hierarchija.

Jei tikrai reikia visiems, I / O, trinkelės dėl tam tikrų priežasčių, ir kadangi tai tik imitacija, kaip apie laikinai pasirinkti kitą FPGA paketų, tokių kaip FG256 vietoj PQ208?Tai suteiks jums 176 I / Os vietoj 140.

 

[Nikolajus]

Pridedamas įvaizdį gali paaiškinti savo ketinimus ..

Taigi, kaip ir galima pamatyti aukščiausio lygio dizaino tik 8 bitų įvedimo ir 8 bitų produkcija bus prijungtas prie kaiščių.

Viena galimybė galėtų būti panaudoti "buferio" tipo uostuose DCT1 vietoj "į" arba "neveikia" ..
Bet aš girdėjau Thats bloga praktika gali sukelti sintezės klaidų.

Taip, galima pakeisti pakete dirbo.Buvo įdomu, jei su ta pačia problema kyla sudėtingesniais dizaino reikalauja daug įvesties ir išvesties uostų ..
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 

[echo47]

Ok gerai.Matau 16 signalus, kad reikia prisijungti prie I / O pins.

I'm still fuzzy apie kitus 129 signalus...
1.Ar jūs sąmoningai, jungiantis juos I / O pins?Jei taip, tai kodėl?
2.Ar jie mysteriously jungiantis prie I / O pins tave nori, ir stengiasi nutraukti nuo vyksta?

I'm a Verilog vaikinas, ir nežino, VHDL gerai suprasti "buferio" į "Europos".Galbūt kažkas kitas gali atsakyti į šį klausimą.

Paprastai,
kiek I / O pins labai paprasta.Jeigu aš turiu 16 I / O signalų tarp FPGA ir kitų elektronikos dėl PC laive, aš paskelbia šių 16 signalus kaip įvesties duomenis ar rezultatus į savo aukščiausio lygio DTL modulis.Į FPGA mapper / maršrutizatorius jungiasi tie 16 I / O pins, ir nustato visiems kitiems I / O pins į "nepanaudota".

 

[Nikolajus]

Likusieji 129 yra Žinoma, mes vidaus signalų aukščiausio lygio dizainą.

Bet kai jiems daryti PAR tik apie DCT1 modulio, kurie yra laikomi signalai turi būti prijungtas prie kaiščių ..(Žinoma, mes ir neketiname kad)

Mano aukščiausio lygio dizaino turės tik 16 signalus prijungtas prie kaiščių.
Tačiau norėčiau išbandyti vidaus modulius atskirai, kurios, deja, yra daug sąnaudų ir rezultatų.

 

[echo47]

Dabar aš suprantu!Jūs norite atlikti po maršrutą modeliavimas atskirus modulius.

Aš retai padaryti, kad mano projektus, nes tai reikalauja didelių papildomų pastangų, tačiau, jei tikrai reikia tai padaryti, aš dizainas specialusis duomenų generuoti ir duomenų tikrinimo modulius, kad prisijungti prie įėjimo ir išėjimo iš modulio išbandomas.Tai tampa Powściągliwy dizaino, reikia tik laikrodis įvesties ir priskirti išėjimai.Lengvai sintetinti ir atsisiųsti į realią FPGA, ar lengvai paleisti po maršrutų modeliavimas.

Naudodamiesi, kad susitarimas, modulis bandymų iconnects kitų netoliese moduliai, kaip ji į galutinį projekto.Nuo laiko ir priskyrimo požiūriu, tai yra daugiau realus scenarijus nei jungiantis modulis I / O pins kurie skirtingų maršrutų ir laiko savybes.

 

[Nikolajus]

Gerai, taigi jūs pasakyti, kad geriau pirmą gauti visi moduliai kartu ir padaryti PAR, laiko analizė aukščiausio lygio, o ne atskirus modulius ..

Aš kažkaip sugebėjo sumažinti pin skaičių, todėl darbo baudos dabar.

Kuo ne visiškai supranta, programavimo
ir bandymo modeliai ir FPGA, tai mano pirmoji FPGA projektas.

Ar Thr knygas apie "žinau kaip" ir Xilinx FPGAs arba tiesiog balniškumas patirties ..

Visos thanx, vis dėlto.

 

[echo47]

Daugelyje projektų, yra daug įvairių patenkinamų būdų bandymo atskiras modulis.Kadangi projekto metu, jūs galite nuspręsti, kaip išsamų kiekvieno atskiro tyrimo reikia, ir kiek laiko jūs galite leisti sau išleisti Projektuojant bandymo įrenginiai, išskyrus atvejus, kai tuos sprendimus diktuoja projektų valdymo reikalavimus.

Kartais aš praleidžia labai mažai laiko testavimo modulį, nes aš žinau, gali lengvai patikrinti jo vėliau, kai jis prijungtas prie visos sistemos.Kiti laikai, aš žinau, kad modulis bus sunku patikrinti, o palaidotas viduje sistemos, todėl aš statyti specialią Bandymų jį, viduje arba išorėje FPGA.Kartais aš praleidžia daugiau laiko sukurti parengti Bandymų paprasčiausiai todėl, kad šis modulis yra įdomus arba įdomus, arba todėl, kad aš noriu parodyti, tai kam nors kitam.

Aš manau, yra daug būdų išbandyti modulio yra būdų projektavimo modulis.Kartais elgesio modeliavimas pakanka bandymo modulis.Kartais aš prisijungti visus modulio I / Os į FPGA smeigtukai, tačiau jeigu tai gali bałagan laiko per daug, arba, jeigu aš neturiu patogiau vairuoti / stebėti visus šių kaiščių, tada aš statyti bandymo įrenginiai viduje FPGA.Kiekvienas projektas turi savo mėgstamus būdais!