M
MaxW
Guest
Hi everyone!
Aš pradžioje kažkiek praktikos raštu Verilog susiuvimas Xilinx CPLD naudojant ISE 7,1 Xilinx projektavimo programinės įrangos aplinkoje ISE Simulator.
Šiuo metu aš kurti paprastas firmware aprašymo Transceiver.
Aš kai stebint Inout resoult (Input-Output) signalus problemų.
Inout signalų buvo deklaruoti kaip viela arba tri (kaip racomanded pagal Verilog rankinis) ir coerent testbenche buvo sukurta tiekimo stimulas ne sistemų.
Bet kai aš imituoti tikimasi modeliavimo rezultatas Inout signalai nekeičia!Aš stengiuosi pakeisti įvesties signalo, bet Inout signalus atrodo, kad užrakinta ne pradžioje.
I don't think it's firmware problema, nes, jei aš dar kartą pareiškia, kaip iš everyting gerai dirba Inout.
Aš nustatyti somenting į signalo dysplayer?
Thanks in Advace!
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
MaxW
Aš pradžioje kažkiek praktikos raštu Verilog susiuvimas Xilinx CPLD naudojant ISE 7,1 Xilinx projektavimo programinės įrangos aplinkoje ISE Simulator.
Šiuo metu aš kurti paprastas firmware aprašymo Transceiver.
Aš kai stebint Inout resoult (Input-Output) signalus problemų.
Inout signalų buvo deklaruoti kaip viela arba tri (kaip racomanded pagal Verilog rankinis) ir coerent testbenche buvo sukurta tiekimo stimulas ne sistemų.
Bet kai aš imituoti tikimasi modeliavimo rezultatas Inout signalai nekeičia!Aš stengiuosi pakeisti įvesties signalo, bet Inout signalus atrodo, kad užrakinta ne pradžioje.
I don't think it's firmware problema, nes, jei aš dar kartą pareiškia, kaip iš everyting gerai dirba Inout.
Aš nustatyti somenting į signalo dysplayer?
Thanks in Advace!
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
MaxW