išsaugojimas moduliai metu sintezė RTL Kompiliatorius

[ryodan_2004]

Turiu laikrodis generatorius mano dizaino, kurį sudaro kai kaskadowymi keitiklius.Tačiau sintezės metu įrankis Išbraukta / ignoravo dauguma inverteriai priėmimo aparatūros neteisingas įgyvendinimas.Bet rc scenarijų komandą išsaugoti laikrodis generatorius modulis?TIA

 

[jbeniston]

Pabandykite:

set_attribute preserve_module tiesa [Find /-subdesign mod_name]

 

[FVM]

Apie elgesį, galima rasti su bet kokiu DTL kompiliatorių, pasirūpinti, kad jis yra reikalingas, siekiant sumažinti logika.Žiedas osciliatoriai yra laikomi nenaudinga vėlavimą.Toliau sintezė atributų dirba su Altera qu (at) rtus, tačiau taip pat turėtų padėti su kitais kompiliatorius.Jei ne, kreipkitės dėl konkrečių sintaksė vadovą.Antraip sintezė atributų DTL, taip pat priemone specialių apribojimų gali būti naudojamas.

Kodas

/ / Sintezė atributas nuolat kombinacyjnych signalus Verilog

viela my_wire / * sintezė išlaikyti = 1 * / / / Verilog

(* Išlaikyti = 1 *) laidai my_wire / / Verilog-2001- Sintezė atributas nuolat kombinacyjnych signalus VHDL

signalas my_wire: bit;

atributas syn_keep: boolean;

atributas syn_keep iš my_wire: signalas yra teisinga;

 

[pete_lu]

/ / Synopsys dc_script_begin
/ / Set_dont_touch (instance_name)
/ / Synopsys dc_script_end
Manau, kad tai yra lengviausias būdas išsaugoti savo inverteriai.