Išoriniai pabaigoje ASIC srautas klausimas

[vikas_lakhanpal27]

Guys,
Turiu klausimą.Tarkime, mes turime patikrinti dizainas jo functnality dėl Spec su RTL modeliavimas padėti.Dabar susintetintas dizainas.Tada aš functinol Patikrinimas siekiant užtikrinti, kad RTL ir netlist abu functnlly pats.Laikus turime patikrinti su STM.Tarkime, mano apribojimai yra tinkamai į šimtą ir FV, ir nėra jokios abejonės.

Dabar klausimas yra tai, kas iš elemento lygiu Modeliavimas reikia tada?Pastaba: STA apribojimus ir suvaržymus FV yra tinkamas ir nėra abejonių dėl to.

 

[Adam.Yakuvitz]

Hi Vikas,

statiniu patikrinimus, ty.STA dėl laiko patikrinti ir Verifikacija RTL prie netlist nuoseklumą, tada jūs esate "arti" ne daro vartai lygis simuation.

Jūs taip pat turėtų patikrinti, ar laikrodis domeno kirtimo siekiant užtikrinti, kad nėra Metastabilność.Tai gali būti daroma su struktūrinių tikrinimo priemones, pavyzdžiui Conformal-CDC (kuri yra integruota su savo LEC priemonė) arba realiu Intent Laikrodis tikrinimas įrankis.

Tačiau dauguma žmonių elemento lygiu modeliuoti, kaip sveikas protas įsitikinkite, kad jų dizaino elgtis švariai ir patirties matyti signalų ir gaudyti bet akivaizdžių klaidų malonumas.Be to, savo oficialias-FV ar STM, gali būti apribotas (ty Scan neįgaliesiems ir pan.)Gate lygio Sims gali būti visiškai unconstratined priklausomai nuo režimo, kurį norite patikrinti.

Tačiau bet subtiliai klaidas FV (oficialus patikrinimas) arba STA laimikio praktiškai neįmanoma nustatyti, su vartais lygio Sims.

- Ay

 

[vikas_lakhanpal27]

Thanks Adam.
U davė labai gerą atsakymą.
"" Jūs taip pat turėtų patikrinti, ar laikrodis domeno kirtimo siekiant užtikrinti, kad nėra Metastabilność. "
Apie tai norėčiau gyventi, kad nors mes STA automatiškai rūpinasi Metastabilność ir formalaus patikrinimo functinolity.I dont think we reikalauti jokių papildomų priemonė kontroliuoti.
Adam
Dar viena abejonių turiu.STA nėra patikrinimai Asynchronous paths.I mąstyti labiausiai projektavimo turime tam Combo keliai taip pat.Manau, kad tai gali būti viena iš priežasčių, kodėl GLS.
Ar STA rūpintis glitches?

Vikas

 

[sree205]

Kalbant apie šimtą, uždengti ir "Combo blokus, jie varžo R virtualios laikrodžiai, kurių R raštišką kaip apribojimų.

 

[vikas_lakhanpal27]

Hi sree,
Jei įmanoma, galima ir paaiškinti išsamiau?

 

[iwpia50s]

STA neparodo glitches.

 

[Dechen]

vartai Leve modeliavimas abiejų kampų padidins pasitikėjimą lygio tape out.Taip pat jis yra labai veiksmingas pagauti kai iš naujo, IO klausimus.Ji taip pat gali sugauti apie šimtą laiko suvaržyti klaidasParašytas po 10 sekundžių:vartai Leve modeliavimas abiejų kampų padidins pasitikėjimą lygio tape out.Taip pat jis yra labai veiksmingas pagauti kai iš naujo, IO klausimus.Ji taip pat gali sugauti apie šimtą laiko suvaržyti klaidas

 

[surisingh]

Bendro pagrindo eiti vartai lygio modeliavimas yra keičiamas taip:

* Norėdami patikrinti, ar iš naujo paleisti, iniciacijos sekos ir įkrauti sekas yra tinkamas.
* STA įrankiai nesistengia asinchroninis sąsajos.
* Nenumatytos priklausomybę nuo pradinių sąlygų, galima rasti per GLS
* Gera patikrinti funkcionalumą ir laiko grandines ir kelius, kuriems netaikoma STA įrankiai
* Dizainas pokyčiai gali lemti neteisingą klaidingas kelias / multi ciklą kelio konstrukcijos apribojimai.
* Jis suteikia puikus jausmas, kad dizainas būtų tinkamai įgyvendinamaTaigi prieš laivybos projektavimo iki juosta-out, we run ribotas vartai lygio modeliavimas.

 

[ljxpjpjljx]

Taip, STA OFICIALIŲ gali būti lygi GLS kai kuriais aspektais, bet GLS gali padaryti daugiau, kad šimtą ir formalios cann't daryti.
STA negali patikrinti kryžminio laikrodis domeno laiko.GLS galima patikrinti šio kažkiek.
GLS gali atspindėti funkcinius ir laiko informaion nekilnojamojo lusto, nors tai gali trukti ilgai tai daryti.Taigi turime pasirinkti GLS testas atidžiai ir paleisti reikia testas.