How about doing sta už FPGA naudojant PT?

[richardhuang]

Pastaruoju metu, aš už šimtą FPGA dizainas naudojant PT.Mūsų projekto tikslas yra įgyvendinti MCU į FPGA, kuris yra prototipas modeliavimo soc.Aš pirmą kartą atlikti tokį darbą, bet aš rasiu PT nėra geriausia priemonė FPGA.Aš sąrašas priežasties po
1.Kai aš patikrinti SDF Portugalijoje lukštais, aš rasiu trūksta laiko delsimas partijų information.especially nėra laiko lanką už chipscope IP core
2.Dodałem vartų netlist lygio apribojimus, todėl labai sunku užtikrinti teisės objektus, kuriuos norite pridėti apribojimus.I don't know if I should Pridėti vartų netlist lygio apribojimus?bet jei aš įtrauksiu į ISE suvaržymus, yra labai sunku paleisti.

Taigi, prašom kalbėti apie savo požiūrį, jei turite padaryti susijusius darbus? Ačiū

 

[yln2k2]

Labas,

PT yra pramoninio standarto žymuo išjungimo įrankis.

1) Ar galėtumėte elobarate daugiau apie kokį formatą, kurį Jūs naudojote PT?SPEF?
jei taip, jei turite TL turėtumėte laiko lankai dėl to paties IP?

Jei jūs neturite PT negali daryti ką nors ....pavyzdžiui, jei turite Analoginė modulis arba galite nurodyti laiką modelį už tą patį, kad PT matys sąsaja laikus ....Thanks & Regards
yln