R
richardhuang
Guest
Pastaruoju metu, aš už šimtą FPGA dizainas naudojant PT.Mūsų projekto tikslas yra įgyvendinti MCU į FPGA, kuris yra prototipas modeliavimo soc.Aš pirmą kartą atlikti tokį darbą, bet aš rasiu PT nėra geriausia priemonė FPGA.Aš sąrašas priežasties po
1.Kai aš patikrinti SDF Portugalijoje lukštais, aš rasiu trūksta laiko delsimas partijų information.especially nėra laiko lanką už chipscope IP core
2.Dodałem vartų netlist lygio apribojimus, todėl labai sunku užtikrinti teisės objektus, kuriuos norite pridėti apribojimus.I don't know if I should Pridėti vartų netlist lygio apribojimus?bet jei aš įtrauksiu į ISE suvaržymus, yra labai sunku paleisti.
Taigi, prašom kalbėti apie savo požiūrį, jei turite padaryti susijusius darbus? Ačiū
1.Kai aš patikrinti SDF Portugalijoje lukštais, aš rasiu trūksta laiko delsimas partijų information.especially nėra laiko lanką už chipscope IP core
2.Dodałem vartų netlist lygio apribojimus, todėl labai sunku užtikrinti teisės objektus, kuriuos norite pridėti apribojimus.I don't know if I should Pridėti vartų netlist lygio apribojimus?bet jei aš įtrauksiu į ISE suvaržymus, yra labai sunku paleisti.
Taigi, prašom kalbėti apie savo požiūrį, jei turite padaryti susijusius darbus? Ačiū