B
Buenos
Guest
Labas
Turiu 2 problemos su laiko analizė:
1.
Sinchroninių sistemas, i rastas appnotes, kad jie apskaičiuoti turėti ribas taip:
T_h_mar = T_o_delay - T_ih - T_skew
I dont suprasti, kodėl šis:
T_h_mar = T_clk / 2 T_o_delay - T_ih - T_skew
atrodo, pirmuoju atveju, jie nori pakeisti autobusų duomenis po to, kai tas pats laikrodis kraštas, iš kurio mėginiai į imtuvą.Kalbu apie SDRAM (duomenys / adresas) ir DDR SDRAM (adresas autobusas).Kiek žinau, jie keičia duomenis, kurių kraštas, ir mėginį auga krašto, todėl T_clk / 2 turi būti ten surengti analizė, taip pat T_clk / 2 į įdiegimo analizę, o ne T_clk * 1.
Aš teisingai?
2.
Tuo DDR SDRAM, kas yra duomenys išėjimo laikyti nerijos veiksnys?(T_qhs)
Turiu 2 problemos su laiko analizė:
1.
Sinchroninių sistemas, i rastas appnotes, kad jie apskaičiuoti turėti ribas taip:
T_h_mar = T_o_delay - T_ih - T_skew
I dont suprasti, kodėl šis:
T_h_mar = T_clk / 2 T_o_delay - T_ih - T_skew
atrodo, pirmuoju atveju, jie nori pakeisti autobusų duomenis po to, kai tas pats laikrodis kraštas, iš kurio mėginiai į imtuvą.Kalbu apie SDRAM (duomenys / adresas) ir DDR SDRAM (adresas autobusas).Kiek žinau, jie keičia duomenis, kurių kraštas, ir mėginį auga krašto, todėl T_clk / 2 turi būti ten surengti analizė, taip pat T_clk / 2 į įdiegimo analizę, o ne T_clk * 1.
Aš teisingai?
2.
Tuo DDR SDRAM, kas yra duomenys išėjimo laikyti nerijos veiksnys?(T_qhs)