hirarchy išlyginimo klaida Cadence šmėkla modeliavimas

[amic]

Aš gaunu tokį klaidos kadencijų ir neturite clue, kaip ją išspręsti. Ar kas nors žino, kas tai tiksliai? Aptikta klaida šmėkla "draustinės juostos": "I14" metu hierarchija plokštesnės. I14.I42.Q1: per daug terminalų (12> 4) dėka Sachin

 

[safwatonline]

u buvo atvejis, vadinamas I14.I42.Q1 patikrinti savo ryšius

 

[amic]

Thats vertikali PNP tranzistorius Pločio tarpas nuoroda grandinė. Checled jungtys ir puikiai viskas ok su jungtis / terminalų.

 

[Higgs_Boson]

Sveiki, turiu panašią problemą su Verilog-A grįstą modelį AKT. Terminalų numeris yra teisingas, tačiau gaunu "per daug terminalų," gamtos klaida. Kokių nors idėjų?