High Speed ADC Apeture laikas

[krosnel]

High Speed ADC S / H yra labai svarbi dalis AD.
S / H 's apeture laiko įtakos ADC analoginis signalas.
apeture laiko yra susijusi su ADC CLK?kas žino?

pavyzdžiui: apeture laiko 1ns,
Įvairios's ADC CLK dažnumas gali pakeisti apeture metu?

 

[Napuszony]

Mėginys ir palaikykite apature Jitter yra kontroliuojama neaiškumai srovių ir tokių.Tai dažniausiai neturi įtakos tai, kaip dažnai atrankos vyksta.

 

[tucura]

Diafragma kartą nurodo, kaip ilgai laikas atrankos kondensatorius yra veikiami
signalo.Tikrasis įtampos saugomi kondensatoriaus priklauso nuo įėjimo įtampa
dėl mėginių ėmimo trumpąją (idealus) ir jo derivativatives (sukelti klaidų).Trumpesnis
Diafragma laikas,
tuo mažiau atrinktų įtampos priklausys nuo signalo dariniai
labiau tikslūs.Trumpesnis Diafragma laikai yra daug sunkiau pasiekti.
Dažniau dalys ussually mažesnė anga kartus, net vartojamas mažesnėmis
darbinis dažnis.

Diafragma laiko nėra susijęs su jitter, kuri yra atsitiktiniai variantus atrankos akimirkos.

 

[Napuszony]

Aš neteisingai klausimą.Kaip nurodyta pirmiau, kad laiko trukmės, kad mėginio ir palaikykite yra kelio būdas.Atrinktų įtampos vyksta kondensatorių, kuris yra prijungtas prie įėjimo signalo per Puslaidininkiai jungiklis, kuris turi tam tikrą pasipriešinimą, kuris Nonlinear.Įtampa dėl kondensatorius visada atsilieka laike, palyginti su signalo.Jei jungiklio varža buvo linijinis tai visada tos pačios laiko.Kadangi varža yra bent šiek tiek Nonlinear, laikas dealy priklauso nuo skirtumo senas ir naujas įtampos.Tai gamina Jitter laiko delsimo, kuris etapas moduliuoja signalą.

 

[krosnel]

Ačiū už atsakymą savo klausimą!

Ketinu naudojant IT TLC5540 aukšto ADC 40MSPS už lygiavertį terminą atranka.Taigi,
Aš labai rūpi S / Laikydami Laikas ir Aerpture laiko.

Mano dizainas, aš matuoti du RF signalo fazės laipsnį.pavyzdžiui, That's a 10Mhz signalą naudoti 10.01Mhz CLK ADC, ADC mėginių apie 100 laikotarpius, lygiavertį terminą atranka 10Mhz signalo 1Gs/rate 1 laikotarpius.
Dabar mes serijos duomenims du analoginius RF signalo, tada mes galime apdoroti ją DSP etapo aptikti.

Į TLC5540 duomenys vadovas, TDS (mėginių ėmimo vėlavimas) yra 4 ns, taj (apertūros Denerwować laiku) yra 30ps.10Mhz signalas 100 mėginių vienu laikotarpių, ji equialent 1Gps ADC norma.
becase TLC5540 Diafragma Jitter laiko 30ps malonu už 1Gps ADC norma atitinkama mėginių ėmimo.

Taigi, manau, atitinkama mėginių ėmimo programa, taj laikas yra ribotuvas už Maksimalus lygiaverčio Mėginių ėmimo dažnumas,
TLC5540 taj Jitter metu 30 Ps, tai parama 30Gps' s maksimalus atrankos santykis.
TDS (imties / Laikydami) laikas yra ribotuvas už Maksimalus įvedimo analoginių signalų dažnį,
TLC5540 TDS laikas 4ns, ji remia
1 / 4 * 1 / 2 = 125Mhz analoginių signalų pralaida.

Nurodytą informaciją, manau, didelės spartos ADC naudoti lygiavertį terminą
atranka.

Maybe it's
have some neteisingas,
nurodykite, prašau, man patarimus.

 

[Napuszony]

Yra keletas paprasčiau palyginti etape du signalus.Pirmasis yra naudoti fazės detektoriaus grandinės.Chetyty IC kompanija, kuri dirba iki 1 GHz arba taip.

Jeigu vis dėlto norite naudoti DSP metodas,
taip pat galite hetrodyne abu signalus į dažnių su tuo pačiu local oscillator.Jų etapo santykius liks ta pati.Mėginių ėmimo klaidos yra tada mažesnės frakcijos laikotarpiu ir gamina mažiau klaidų.Jūs tai darote dabar su mėginių ėmimu, tačiau yra daug lengviau su paprastu RF maišytuvai.

Taip pat galite sumažinti matavimo paklaidą iki vidutiniškai per ilgą laiką.Tai padės gerokai sumažinti atsitiktinių klaidų ir palikti sisteminių paklaidų.

Leiskite man žinoti, jei šių alternatyvių metodų atitiktų Jūsų poreikius prieš tai, kad matematika į patikrinkite savo pirmąją idėjas.

 

[krosnel]

1) Pirmą kartą, mes planuojama naudoti Analoginė mixer, etape aptikti.
tačiau skiriasi du signalo amplitudė įtakos produkcijos vertė.
mikser etapas = sin (wt a) * sin (wt) ten filtras => etapas = sin (a)
jei maišiklį etapas = g1 * sin (wt a) * g2 * sin (wt) filtras => etapas = g1 * g2 * sin (a);
Taigi, jei palyginti etape du signalo, pirmiausia turite nustatyti
signalo amplitudė, ar naudojate prisijungti vairo padaryti stabilią amplitudė
ji panaikinti pelno affectu fazinių detektorius.kaip ir analoginis prietaisas vč's AD8302 etapas funkcija.

2) kitas metodas, mes pasirinkote I / Q detektorius etapo priemonė.
RD 1-30Mhz downconvert 10Khz JEI signalo, kaip ir radijo imtuvas, I / Q detektorius
JEI signalą.I / Q detektorius reikia vietos sin (wt) / cos (wt).
Pirmasis kanalas JEI signalo g (sin (wt a))
I / Q detektorius i = g (sin (wt a) * sin (wt) filtras => i1 = g * sin (a)
q = g (sin (wt a) * cos (wt) filtras => q1 = g * cos (a)
=> a = arctan (i1/q1)

Antrasis kanalas JEI signalo g (sin (wt b))
I / Q detektorius i = g (sin (wt b) * sin (wt) filtras => i2 = g * sin (b)
q = g (sin (wt b) * cos (wt) filtras => Q2 = g * cos (b)
=> B = arctan (i2/q2)

dviejų kanalų etapo priemonės = ab = arctan (i1/q1)-arctan (i2/q2);

I / Q detektorius isnot reikalingas stabilus amplitudės.Žinoma, jūs taip pat galite ADC JEI signalas
ir DSP I / Q procesą.

Bet visų pirma metodu, kelis maišiklį yra naudojami sistemos.Mixer turi daug problemų,
RF 1 - 30Mhz pralaidumą, maišytuvas turi skirtingas pelnas, turite kalibruoti maišiklį's
klaida.

jei ADC JEI siganl I / Q detektorius, kodėl ne mes naudojame aukštos ADC paversti Rusijos, kaip ir
programinės įrangos radijo technologija, tiesiogiai ADC RF signalo (1Mhz - 30Mhz) lygiavertė atranka.
Apmokėjimo RD ADC konversijos, DSP procesą, šis metodas pašalinti labiausiai klaida tradiciniu būdu.

Tai mano nuomonė, atsiprašau už mano prastos anglų, tikimės jūsų galėtų undstand mano paaiškinimo.
Mano projektas sukurti vecter tinklo analizatorius į RF.

mano email: ovenqin (at) 263.net
Kviečiame išsamiai aptarti.

 

[Napuszony]

Čia yra mano pasiūlymas, kaip tai padaryti.

1.Naudokite du nekilnojamojo stebėti ir palaikykite grandines.Laikrodis jiems iš to paties šaltinio.

2.Naudokite vieną ADC tai multipleksines tarp dviejų bėgių ir valdo.

3.Vesti atskirą sekti duomenis tarp dviejų įėjimai.

4.Naudokite DSP apskaičiuoti amplitudžių ir fazių kiekvieno duomenų rinkinys.Naudoti daug taškų pagerinti tikslumą.

Tokiu būdu jums žinoti, kad du analoginius signalus imami vienodai ir kad bet koks ADC klaidos yra teikiami tiek signalus.Taigi, kai jums jų santykis klaidos bus beveik likviduota.

 

[krosnel]

naudojant tą pačią priemonę kanalo pašalinti ADC sistemos klaida, it's nice idėjas.Tačiau sistema turi pereiti du
signalas viena priemonė ADC, užtruks daug kartų.
Mano projektas prašymu apie gauti duomenis ir
procesą jį 1million sekundę.
Dual ADC gerai pasirinkti greičio priežasties.
Aš planuoju padaryti math modelio bandymai
niewyważenia sąlyga Dual ADC.

Dabar aš multisim2001, Matlab6.0.
bet nežinau, kaip pradėti Matlab6.0 ADC sistemos analizės metodas.