hierarchija SystemC nematomas Verilog

[gerdemb]

Aš tik pradedant dirbti su bendradarbiais imituojanti Verilog ir SystemC į VCS ir turiu pagrindinis klausimas.Jei aš pakeisti Verilog modulis su SystemC modelis su pačiu hierarchija galiu ir toliau naudoti bet Verilog kryžminės nuorodos, kad modulis tyrinėjo į Verilog?

Pavyzdžiui, jei aš vietoj Verilog modulio skaičiavimo įtaisas su SystemC versija su tas pačias hierarchijos, turėtų test1 ir test2 užduotis darbe ar aš galiu turėti tik prieigą prie modulio smeigtukai?Ką daryti, jei užduotis buvo pakeisti jėgų (ty galiojančių adder_0.foo 1'b0).

Thanks for any help!

Į sveikatą,
Ben

modulis exu (...);
...
padidinimas adder_0 (...);
test1 = adder_0.foo;
test2 = adder_0.dff_0.Q;
endmodule

modulis padidinimas (...);
viela foo;
DfF dff_0 (...)
endmodule

modulis DfF (...);
...
viela K
endmodule

 

[xuanzhu]

Manau, kad jūs negalite to padaryti, nes kai daro kartu treniruoklius, VCS generuoja pakuotės, kurios apima tik uostų signalizacijos systemc modulis, ir jūs galite prieiti tik prie modulio uostuose.Tačiau, galite sukurti tam debug uostų SC modulis ir sujungti juos su vidaus signalus.