hi i reikia pagalbos įgyvendinant iš FPGA

[syamprasad201425]

Hi Iam daryti projekto įgyvendinimo penkių kintama logikos funkcija, naudojant FPGA "konfigūruojamas loginis blokas verilog HDL. gali kas nors paaiškinti man, kaip įgyvendinti ir kaip rašyti kodą įgyvendinimo penkių kintamųjų logikos funkciją FPGA "CLB.

 

[staraimm]

Ar galite apibūdinti savo dizainą išsamiai?

 

[syamprasad201425]

Sveiki! Aš esu įgyvendinimo logikos funkciją nuo O / P CLB. FPGA architektūros yra logikos blokai, ryšio matricos, I / O blokai. Loginis blokas yra trys funkcijos generatoriai (AŠTS) pirmuosius du AŠTS i / PS F (1:4), G (1:4), ir o / PS F ir G ". O / ps ir kita I / p kintamasis H1 i / PS trečia LUT.The o / p trečiųjų LUT muxs ir o / ps, jungikliai d flipflops.Thesed flipflops duos o / PS kaip yq ir XQ. gauti turime programą virš elementai. I dont know apie programavimo ir įgyvendinimo funkcija taip pat veilog kodas. prašome gali kas nors paaiškinti man

 

[syamprasad201425]

gali kas nors man padėti įgyvendinant logikos funkcija naudojant FPGA "clb

 

[mmoctar]

Aš nesupratau, kaip jūsų prašymą, bet geriausia yra pabandyti pamatyti, jei jums Xilinx savo ISE dokumentaciją, jei jūs naudojate it.I būsite hapy dirbti su jumis, aš m mod / projektavimas Demo FPGA .............................. MOC ................ ......... thanx

 

[torento]

Sveiki, aš žinau, šiek tiek apie FPGA (Xilinx Spartan3 XC3S200 FT256 -5) ir galiu naudoti VHDL programa, bet iš tikrųjų aš negalėjo suprasti, ką tu kalbi. Jei tiesiog suteikti savo projekto idėją ir šiek aprašymas, todėl aš darysiu viską, padėti jums.

 

[syamprasad201425]

dabar aš siunčiu clb struktūra. G1, G2, G3, G4 ir F1, F2, F3, F4, kurių sąnaudos per AŠTS (funkcija generatora), kad struktūra Iam. po AŠTS O / PS AŠTS pašarų į kitą trijų input.In mes naudoti kitą kintamąjį (tarkim, H1). įgyvendinimo, pavyzdžiui, kad gali būti padaryta ir yhe o / PS dffs ir, kai x ir m. dabar Iam naudojant Spartan 2e CLB keturių skiltelės, jei įmanoma, pateikiamas gali kas nors paaiškinti man, kaip gali būti įgyvendinama 16:01 LUT ir taip pat įgyvendinti 6 varible funkcijos kodas. aš noriu skubiai

 

[echo47]

Ar jums reikia suprasti išsamias darbu CLB? Kad daug išmokti kiekvienas prietaisas šeima skiriasi. Tai daug lengviau aprašyti savo logika DTL (VHDL arba Verilog) funkcija, ir tada tegul sintezės programinę įrangą nerimauti įgyvendinimo detales. Įrankiai žino, kaip sujungti kelis CLB į didesnius funkcijų, kaip optimizuoti vietą ir maršrutą už geriausią greičiu arba minimalus plotas. Ką jums reiškia "16:01 LUT"? Jei tai 16 įėjimai ir vienas išėjimas, tada bendras sprendimas 65.536 bitų ROM. Žinoma, daugelis 16-įvesties funkcijas, gali būti supaprastinti ir sumažinti per logika. 6 kintamųjų funkcija gali reikalauti, kad 64 bitų LUT (galite sujungti keturių Xilinx 16-bitų AŠTS). Tačiau, daug 6 kintamųjų funkcijų gali būti supaprastintas naudojant loginės mažinimo, ir gali tilpti į kai kurių mažesnių AŠTS derinys. Sintezės programinę įrangą pavaizduota, kad jums.

 

[syamprasad201425]

Sveiki! radau pirmiau problemos sprendimas

 

[raj shukla]

Thnx daug guyzz UR paramos ... Aš taip pat naudojant VHDL programavimo, bet šiuo metu pakimba su suma kodai .. Aš pagrindinių žinių apie VHDL .. gali kas nors padėti man su LED mirksi, angis, kovos, ir nuosekliojo ryšio kodai