Hi All, abejonių verilog užduotis

[VLSImaniac]

Hi, Can anyone tell me, kodėl mes neturėtume modelis sinchroninio logikos užduotis?

 

[omkar]

Labas,
Užduotis gali būti vadinama nuo per procedūrinius blokas, kuris sintezės būdu nuosekliai prasideda pabaigoje block.A prasideda pabaigoje blokas gali būti tik viduje visada pareiškimą, kuris turi būti posedge arba negedge konstrukcijos jautrumas, sąrašą, siekiant modelis sinchroninio logic.Since sintezė įrankiai negali suport įdėtos krašto paskatino stato, užduotį negali būti naudojama modelio sinchronizavimo logika. (skaityti kažkur, pataisyti mane, jei aš neteisingai)