Hendelis-C ir SystemC: jie galėjo nužudyti VHDL ir Verilog?

M

mart242

Guest
Koks jūsų tought Handel-C ir SystemC palyginti su VHDL ir Verilog? Ar manote, kad jie galėtų VHDL ir Verilog išnyksta? Mane, aš manau, kad dėl kalbų, kaip kad, programinės įrangos inžinierius gali nuspręsti, kad jie žino, kaip padaryti ASIC ir FPGA "vien dėl to, kad jie galėtų kurti jiems kalba, kad atrodo kaip C ir C + +. Nesupraskite manęs klaidingai, kad kalbų, pavyzdžiui, yra naudinga patvirtinti algoritmai ir greitas prototipų, tačiau jums vis tiek reikia turėti stiprią techninę žinių. Taigi, nors vadovai manote, kad programinės įrangos inžinierius gali padaryti mūsų darbą, aš ne manau, kad bus kada nors ...
 
u turi būti juokauja mane. Accellera jau nusprendė systemverilog į kitą DTL standartas. Synopsys taip pat paaukoti kai systemc dalykų taip pat. po VHDL verilog susijungė formos accellera. naujas karas prasidėjo tarp superlog ir systemc. abu buvo kova kito standarto sistemos lygio dizainas. bet accellera nusprendė kitaip, ir atėjo su systemverilog kaip standartas. bendro dizaino automatizavimui tada įmoka yra pailginamas sysnthsizable kodas jiems ir kiek aš žinau systemverilog 3.1 superlog pogrupyje. matome, tai Synopsys taip pat nusprendė paaukoti dalykų jiems, šias dovanas iš Synopsys bus įtraukta į systemverilog 3.2 kuris turėtų būti išleistas 2003 m. birželio mėn. Taigi iš esmės systemverilog turės geriausias abiejų pasaulių.
 
Gerbiamieji nitr, galėtumėte duoti keletą naudingų nuorodų į šį nauja systemverilog. Man tai buvo pirmą kartą išgirsti jį. Tikrai, systemC išnyks, ir sistema verilog gaus jo vieta?
 
 
 
Labas, Can U prašom duoti man nuorodą, kur galiu gauti HANDEL-C standartą arba jokių knygų apie it.I m ieško gana ilgą laiką ... Ačiū iš anksto, Linkėjimai, - Satya
 
Tiesiog, kaip šiame dokumente sudarymo, manau, kad ji turės apie 5-10 metų, kad aukšto lygio HDL gali pakeisti VHDL / verilog.
 
Atrodo kaip VHDL / verilog iš rinkos gali išnykti artimoje ateityje (ex 10 metų)
 
SystemC yra daugiau nei VHDL. Ji apima RTL C sintaksę, semantiką ir todėl ji gali pakeisti VHDL. Tačiau tai nebus metodikos pasikeitimas. Vietoj raštu ", o clk'event ir CLK = 1", mes galime parašyti "sensitive_pos (CLK)". Metodologija bus tas pats. Kai SystemC yra stipri yra sistemos lygio dizainas (aukščiau RTL). Šiame lygmenyje galėsime aprašyti bendrą kalbą daug įvairių komponentų (aparatūros, Realaus laiko OS, taikomoji programinė įranga, įrenginio tvarkykles, ryšio sąsajos ir tt). Mes taip pat galės atlikti įvairias tobulinimo žingsnius visas šias dalis tipai. Tai bus metodikos pasikeitimas, ir tai, ką SystemC žada,.
 
[Quote = rus] Atrodo, pavyzdžiui, VHDL / verilog artimiausioje ateityje gali išnykti iš rinkos (10 metai ex) [/quote] Aš taip nemanau.
 
Manau systemc turi savo galimybes ir pasinaudoti aukšto lygio modeliavimo ir funkcinė patikra, ypač sistemos lygį. Ji negali pakeisti verilog VHDL grandinės įgyvendinimą, nes jos mažai efektyvūs, kai ji yra sukompiliuotas su RTL.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top