J
jimjim2k
Guest
Labas
Prieš imituojanti VHDL kodas elgsenos atžvilgiu (mes naudojame Cadence peršokti VHDL), kuri yra skirta apibendrinti, galų gale, pirmiausia jį gauti sudaryti su Cadence peršokti (nes turime daug licencijų, kad), tada skaityti jį į Synopsys (tik Synopsys "analizė "arba" skaityti "komanda yra būtinas, nereikia sintetinti dizainas gauti svarbų įspėjimą nurodyta toliau) ir ieškoti įspėjimo ir pranešimus apie klaidas.
Tai taip pat apima keletą patarimų, kaip rašyti synthesizable kodas, bent Synopsys VHDL Kompiliatorius ir dizainas Kompiliatorius.
1.h ** p: / / www.arl.wustl.edu/ ~ JAF / Hardware / tips.html
* -> T
TNX
Prieš imituojanti VHDL kodas elgsenos atžvilgiu (mes naudojame Cadence peršokti VHDL), kuri yra skirta apibendrinti, galų gale, pirmiausia jį gauti sudaryti su Cadence peršokti (nes turime daug licencijų, kad), tada skaityti jį į Synopsys (tik Synopsys "analizė "arba" skaityti "komanda yra būtinas, nereikia sintetinti dizainas gauti svarbų įspėjimą nurodyta toliau) ir ieškoti įspėjimo ir pranešimus apie klaidas.
Tai taip pat apima keletą patarimų, kaip rašyti synthesizable kodas, bent Synopsys VHDL Kompiliatorius ir dizainas Kompiliatorius.
1.h ** p: / / www.arl.wustl.edu/ ~ JAF / Hardware / tips.html
* -> T
TNX