Gate lygio modeliavimas

[Gaisrininkas]

Kiekvieną kartą, kai aš vartų lygio modeliavimas, man daug bėdų, tokių kaip simuliatorius yra miręs, rezultatas yra ne tai, ko aš noriu, ..., aš sužinoti, ar mano metodas turi tam tikrą problemą.

Bet gera knyga apie Plūsmkarte daryti vartai lygio modeliavimas (įskaitant EDA tools) už ASIC ir FPGA?

Thaks daug.

 

[pluk]

fireman wrote:

Kiekvieną kartą, kai aš vartų lygio modeliavimas, man daug bėdų, tokių kaip simuliatorius yra miręs, rezultatas yra ne tai, ko aš noriu, ..., aš sužinoti, ar mano metodas turi tam tikrą problemą.Bet gera knyga apie Plūsmkarte daryti vartai lygio modeliavimas (įskaitant EDA tools) už ASIC ir FPGA?Thaks daug.

 

[Gaisrininkas]

Statinis laiko analizės laiko.

 

[sunwiss]

BTW, yra skaitmeninis arba RF IC dizainas jūsų projektas?Jei buvęs, STA yra disburdened kartais, nors savo valdžią.Kai vartai lygio modeliavimas, pls daugiau dėmesio RESET arba SET signalus.

 

[rabbiteda]

Ar galėtumėte pasakyti, kokia problema jums?