Gal kvailas klausimas apie pirmos eilės sigma-delta moduliatoriaus

[skyjam]

Aš projektavimas paprasta pirmos eilės sigma-delta moduliatoriaus su RC
integratorius.

Dabar norėčiau apibrėžti minimume ir maksimalus atrankos dažnis
šis moduliatorius.Žinoma, minimume fs galima rasti tiriant
integratorius išėjimo įtampa --- jeigu fs yra per maža, rezultatas
įtampa bus pernelyg didelė, įgyvendinti.

Tačiau didžiausia fs yra sunku pasiekti.Ar sistema turi būti
nestabilus, kai fs yra per didelis?Ar maksimalus atrankos dažnis
susijusius su dažnių arba įgyti Integratoriumi?Ir Kaip nuspėti
dažnis?

I'm srityje naujokas šiame ir gal tai kvailas klausimas

Tačiau vis dar tikimės, kad jūsų nuomones.Ačiū.

 

[uroddy]

I've been projektavimas ir 1. Užsakymo sigma-delta moduliatoriaus bet perjungti kondensatorių technika.Maksimalaus dažnio, yra apribotas Opamp naudoti int jis integratorius.Be Jhons & Martin Integrinių grandynų projektavimas knyga, sako, kad VJ turi būti bent 5 kartus, atveju dažnio clock.In jūsų turėtumėte patikrinti šią knygą:

Nuolatinio Laikas Sigma-Delta A / D konvertavimą
Pagrindai, veikimo ribos demands Implementations
M. Ortmanns F. Gerfers

 

[想买&]

Manau, CT sigma delta turi būti labai skiriasi nuo DT klubus, išskyrus VJ, gali Atsiliepimai laikas Kvantas turėtų būti laikomas.

 

[skyjam]

Thanks for your help!

I'm skaitant knygą ir surado pr naudinga.

 

["Google"]

[No message]

 

[jayanth.neo]

Sveiki,

Kiek aš žinau, perviršis ciklo vėlavimas yra svarbus veiksnys, į kurį reikėtų atsižvelgti tęstinis laikas SD moduliatoriaus.Likę ciklo vėlavimas yra laikrodis vėlavimą kilimo trukmę atrankos Atsiliepimai ouptu apie DAC.Tai sukelia moduliatoriaus parametrų kaitos ir todėl sukelia nestabilumą.todėl viršutinė riba UR mėginių ėmimo dažnumas gali būti nuspręsta remiantis šio klausimo ....