frontend srautas

S

S. Nikhil

Guest
Labas,

Ar kas nors paaiškinti apie priekinės srautas (pusiau Custom srautas), ty teisė nuo specifikacijų iki vartų lygis netlist.

Būčiau patenkintas, jei kas nors gali nukreipti mane jokių nuorodų, jei įmanoma.

thx

Nikhil.S

 
Hi dizaineris

1 veiksmas: Parengti reikalavimų specifikacija

2 žingsnis: Sukurkite mikro-architektūros dokumentas.

Žingsnis 3: RTL Design & Development IP's

4 žingsnis: funkcinė patikra visi IP / RTL Tikrinti, ar yra laisvas nuo Linting Klaidos / analizuos, ar yra sintezė RTL draugiškas.

4a veiksmas: Atlikti ciklas pagrįstą patikrinimo (funkcinis) patikrintų protokolas elgesį RTL

4b veiksmas: Atlikti turto patikrinimas, siekiant patikrinti RTL įgyvendinimą ir specifikacijos supratimas yra suderinti.

5 žingsnis: Paruoškite Dizainas apribojimai failo (laikrodis apibrėžimai (dažnumas / uncertainity / Jitter), I / O delsimas apibrėžimai, rezultatas įpasirinktus krovinio apibrėžimo, dizainas Neteisingų / multicycle-paths) vykdyti sintezė, paprastai vadinama SDC synopsys_constraints, būdingų Synopsys sintezė įrankis (dizainas-sudarytojas)

6 žingsnis: atlikti sintezės TL, įėjimai į įrankį (bibliotekos failą (kurių sintezėje, turi būti panaudojamos, kurio funkcinė / laiko informaciją prieinamą standartinių elementų biblioteką ir viela apkrovos modelius viela pagrįstos fanout ilgis ryšys), RTL failus ir dizaino saitas failų, kad sintezė įrankis atlieka RTL failai sintezė ir struktūra bei optimizuoti patenkinti projekto apribojimų reikalavimus. Atlikus sintezės būdu, kaip Sintezės srauto dalis, reikia sukurti scan grandinės ry remiantis DFT (Design for Test) reikalavimas, sintezė įrankis (Test-kompiliatorių), stato scan grandinėje.

7: Patikrinkite, ar dizainas atitinka reikalavimus ( "Funkcinės / Laikas / Rajonas / Power / DFT) po sintezė.

Žingsnis 7a: Atlikti Netlist lygio Power analizė, siekiant išsiaiškinti, ar dizainas yra susitikimas galia tikslus.

Žingsnis 7b: Atlikti Gate lygio modeliavimas su susintetintas Netlist patikrinti, ar dizainas yra susitikimas funkcinius reikalavimus.

Žingsnis 7c: Atlikite Oficialus patikrinimą tarp RTL vs susintetintas Netlist patvirtinti, kad sintezės įrankis nepakeitė funkcionalumą.

Žingsnis 7d: Atlikite STA (Statiškas Laiko analizė) su SDF (Standartinis Delay formatas) failą ir sintezės netlist byla, kad patikrintų, ar dizainas yra susitikimo grafiko reikalavimus.

Žingsnis 7e: Atlikite Scan-Tracing į DFT įrankiu, siekiant patikrinti, ar nuskaityti grandinėje yra pastatytas remiantis DFT reikalavimas.

8 veiksmas: Kai sintezė vyksta sintezės netlist failą (VHDL / Verilog formatas) ir SDC (suvaržymų failas) perduodamas kaip įvesties failų Vieta ir nukreipimas įrankis atlikti back-end Actitivities.

Praise the Lord.

Norėdami sužinoti visą srautą.
http://www.vlsichipdesign.com/vlsidesignflow.html

nuoširdžiausi linkėjimai,
vlsichipdesigner

http://www.vlsichipdesign.com
 
Labas,

Be atsižvelgiant į 5 žingsnis: įėjimo ir išėjimo delsimo apibrėžimas,
Kaip nuspręsti, apie įvedimo atidėjimo vertė ir ouput nedelsiant vertybės.
Ką tokiu atveju, kai vienas dirba blokas, kaip jis gali nuspręsti atidėti įvesties ir išvesties vertes, kad būtų greičiau dabartinę bendrąją jis dirba.
Ar pirkimo delsimo ir vėlavimo ouput vertės priklauso nuo laiko į dabartinio Bendrosios laikrodis.
Kokie veiksniai priimant sprendimą dėl pirkimo greičiau ir greičiau produkcijos vertės apskaičiavimą.

thx

Nikhil.S

 
http://en.wikibooks.org/wiki/Chip_Design_Made_Easy # VLSI_Design_Flow

Tai įdomu

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />
 
Labas,

Aš vyko per pirmiau minėtą ryšį, but I didn't find anything, susijusių su mano aukščiau quesion apie sprendimą veiksniai įvesties ir išvesties atidėti atidėti vertės apskaičiavimas dalis SDC apribojimų sintezės metu.

thx

Nikhil.S

 
Tai tiesiog bendras nuorodą savo "flow" klausimą, aš nesakiau, it's about delsimas
jei galiu paleisti į ką nors apie vėlavimus, aš atsiųsime ji tikrai

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />
 
Jei norite sužinoti išsamią informaciją apie tai, kaip nustatyti projektavimo apribojimus pamatyti Synopsys Dizainas Kompiliatorius susijusius dokumentus.

 
Hi dizaineriai,

Mano 2cents

http://en.wikibooks.org/wiki/Chip_Design_Made_Easy # VLSI_Design_Flow

Ši knyga parašyta pagal save.

Atsakyti į jūsų klausimą Nikil, prašome aplankyti šią nuorodą
http://www.vlsichipdesign.com/static_timing_analysis.html

Šis ryšys padės jums suprasti, kaip laiko įvedimo ir išvedimo uostų.

Praise the Lord.

nuoširdžiausi linkėjimai,
vlsichipdesigner

http://www.vlsichipdesign.comchip design made easy
 
Labas,

Aš šiuo metu dirba apie chip blokas ir bando susintetinti blokas.Nors rengiant projektavimo apribojimus, aš nežinoti, kaip naudotis nustatytas pirkimo greičiau ir nustatyti išėjimo delsimo ir kokios vertės turėtų būti priskirtas prie šių komandų.

Kaip aš nežino laiko priskyrimo visa mikroschema, kaip aš galiu nuspręsti dėl nustatytų sąnaudų vilkinimas ir delsimas nustatyti produkcijos vertės.Ar vis tiek, kad aš galiu nustatyti kai Vidutinis vertybės remiasi laikrodis laikotarpis ir pan.,

Aš lankėsi minėtos nuorodos, bet nepavyko rasti daug info.Apie varžančios įvesties ir ouput vėlavimas uostuose.Yeah!I didn't get reikalaujama informacija.Apie priekinės srautas (pusiau Custom).

thx

Nikhil.S

 
Hi Nikil,

Iš pradžių jūs galite priversti savo blokai Įvesties ir išvesties atidėti atidėti iki 60% laikrodis laikotarpiui.Taigi, kad turite apie 40% laikrodis laikotarpio metu jūsų blokas.Jeigu jums pavyks susitikti laiko tada bauda baigsite.

Jei ne dabar, ką daryti?
Tada klausiu, kaip yra apie savo kaimyną, blokas, kuris suteikia jums indėlio į savo pačių įvesties prievadų ir laiką, kurį tu duoti produkcijos gamybos uostuose.

Patikrinkite savo laiką, ar yra tam tikras skirtumas, kad galite pailsėti savo įvesties ir išvesties nedelsiant apribojimų.<img src="http://www.vlsichipdesign.com/images/timing_a_block.jpg" border="0" alt="frontend flow" title="frontend srautas"/>Praise Lord

nuoširdžiausi linkėjimai,
vlsichipdesigner
http://www.vlsichipdesign.com[/img]

chip design made easy
[/ img]

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top