Frequncy daugiklis į verilog

[surajdash]

Ar įmanoma sukurti dažnių daugiklį, kuris gali būti įgyvendintas, FPGA su verilog? Tai reiškia, kad įėjimo signalo dažnio f, grandinė, kuri apskaičiuoja dažnį M * F?

 

[FvM]

Arba laikas diskrečiųjų ADPLL, taip, jūs žinote apie tai, ar naudojant įmontuotą įrangos PLLs su kai kuriais FPGA šeimoms.

 

[surajdash]

Tiesą sakant, aš norėjau žinoti, kaip aš galiu sukurti kitą signalą, kuris yra m kartų dažnio įėjimo signalo dažnį, kai m> 1. Taigi, kad signalas generuojamas dažnis yra didesnis nei įėjimo dažnio. ADPLL padeda man gauti signalą, kuris turi dažnis mažesnis nei įėjimo signalo.

 

[FvM]

ADPLL padeda man gauti signalą, kuris turi dažnis mažesnis nei įėjimo signalo.

ADPLL gali pasiekti dažnio daugyba su papildomu aukšto dažnio sistemos laikrodžio.

 

[surajdash]

Kas, jei mano sistema turi tik vieną įvesties ir man reikia sukurti laikrodį, naudodamas tą signalą. Kaip man reikia generuoti K prekystalio ir ID skaitiklis (DCO), kurie dauginami iš laikrodžio kaip įvesties signalas laikrodį.

 

[FvM]

Kaip minėta, jums reikia aukšto dažnio įvesties laikrodį arba FPGA su vidaus aparatūros PLL generuoti.

 

[Iamventure]

Padaryti DLL naudojimas gali padėti jūsų problemos. Ar tą patį signalą, priimtą per Delay kilpomis pasiekti aukštesnį dažnį įėjimo. Aš ne susintetinti vieną, bet mačiau šią koncepciją Xilinx.

 

[ravics]

Galite naudoti skaitmeninis laikrodis Vadybininkai (DCMS), kurias teikia FPGA pardavėjų.