FPGA PIN užduoties, Kaip padaryti gerą PIN užduoties projektavimui

[tariq786]

Hi Guys,
Man neaišku PIN priskyrimas I / O jūsų dizainą Xilinx aplinka.

Pirmiausia jis tikrai suteiks jums didelį greičio pranašumą, jei jums priskirti smeigtukai su I / O jūsų dizainą?

Jei taip, tai kaip padaryti gerą PIN priskyrimas I / O jūsų dizainą?pavyzdžiui,), aš dirbu AES (Advanced Encryption standarti) in Xilinx ISE.I wanna know what maksimalus greitis Mano įgyvendinimui?Ar padaryti geras PIN priskyrimas I / O ir dizainas padeda pasiekti geriausią greičio?

Bet kas buvo susintetintas AES ar panašaus dizaino, prašome pasidalinti savo mintimis.

 

[shitansh]

Labas,

Daugelis FPGA turėti šlepetės statomi į įvesties bei išvesties buferiai optimizuoti
ir iš lusto laiko.Kartu su šių specialių I / O buferių bus
Optimizavimas įjungti arba išjungti iš šių registrų pakavimo į I / O.
16,8 paveikslas iliustruoja pakavimo registrai į I / O buferių sąvoka.<img src="http://images.elektroda.net/68_1262579977_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="FPGA PIN užduoties, Kaip padaryti gerą PIN užduoties projektavimui"/> Yra daug privalumų, pateikiant registre I / O:
.Ne aš vėlavimų / O FPGA būtų kuo labiau sumažinta.
.Daugiau logika yra viduje.
.Superior laikrodis-su-out laikas.
.Superior įdiegimo laikas.

Šio optimizavimas trūkumas yra tai, kad užsiregistruoti, kad yra patalpinami
I / O buferis negali būti optimaliai pateikti vidaus logika, kaip parodyta
Figure 16.9.<img src="http://images.elektroda.net/97_1262580040_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="FPGA PIN užduoties, Kaip padaryti gerą PIN užduoties projektavimui"/> Greitųjų dizainus, kurie yra trumpas laiko reikalavimų ir I / O
ir vidaus logika, ji gali būti naudinga įtraukti kitą vamzdynų sluoksnį
registruose I / O jei leidžiama pagal projektą protokolą, kaip parodyta paveiksle 16.10.<img src="http://images.elektroda.net/73_1262580109_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="FPGA PIN užduoties, Kaip padaryti gerą PIN užduoties projektavimui"/> Jeigu yra daug įvedimo / išvedimo registrai, papildomas vamzdynų sluoksnį, gali pridėti
didelės pridėtinės pagal registro naudojimo ir potencialiai perkrovos.

Extra vamzdynas registre gali būti reikalaujama didelės spartos dizainui Pakavimo
registrai į I / O.

Taigi, jei nėra griežtų I / O laiko reikalavimus ir yra gana
daug įvedimo / išvedimo registrai, optimizavimo nerekomenduojama.

HTH
--
Shitansh Vaghela