FIR Dizainas dėl XilinxSpartanII FPGA: Output Apvalinimas Problema

F

filmaker83

Guest
Hi guys!I'm an italian student.Aš naudoju comblock
-------------------------------------------------- --
Ar yra žmonių, naudoti ir plėtoti comblock?
Ačiū

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />-------------------------------------------------- --
už ryšio sistema su siųstuvas ir imtuvas.
Mano imtuvas, naudoti comblock laive
3.001 kuris Dual-band 915 MHz / 2,4 GHz imtuvas, AGC, A / D konverteriai

info čia

Kiekviena Comblock turi Xilinx FPGA!

Norėčiau realizuoti filtras VHDL Išėjimo iš comblock 3001.

Comblock 1008
nėra veiksmingos, todėl aš yra VHDL filtro ir aš synthetize jį Xilinx FPGA com1000 besivystančioms

Can you help me?Aš naudoju ONEOVERT demo, bet produkcija nėra!Ar žmonės naudoja pilna versija man padėti?

Norėčiau realizuoti eglės mažai praeiti ėminių ėmimo dažnio 40 MHz, elipsinės filtrą, nukopijuokite dažnis 15 MHz ir filtro atsako kaip idealus mažai Filtras.
Paskutinį kartą redagavo filmaker83 24 sausis 2008 13:29, edited 3 kartus iš viso

 
I'm paieškos ONEOverT pilną versiją, jūs galite man padėti?Jeigu yra kas nors man padėti ir suteikti jam filtro informacija sukurti VHDL filtras man.
Thanks much!

 
Jo sena problema ... ir aš turėjo versija Xilinx kai aš nusipirkau Xilinx Spartan 3E startekit ...

 
Ar yra žmonių, kurie naudojami ONEoverT pilna versija sukurti VHDL kodo apie filtru?

 
jawadshawa rašė:

Jo sena problema ... ir aš turėjo versija Xilinx kai aš nusipirkau Xilinx Spartan 3E startekit ...
 
naudoti MATLAB.
ji suteikia ua geriau DTL kodas.
bet reikia pagalbos, gali prašyti papildomos informacijos.

 
rsrinivas rašė:

naudoti MATLAB.

ji suteikia ua geriau DTL kodas.

bet reikia pagalbos, gali prašyti papildomos informacijos.
 
Ačiū labai

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Aš naudoju comblock

-------------------------------------------------- --
Ar yra žmonių, naudoti ir plėtoti comblock?
Ačiū

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />-------------------------------------------------- --

 
Labas,
i naudojamos com1008 ir 1001 kai mūsų dizaino
kas gimęs ieško?

 
I'm using matlab for create a .coe file and xilinx ip core generator filter compiler v3.2 for implementing filter.

Now

I'm besivystančių Ru-1000 laivuose, ir nori realizuoti FIR Filter ad hoc.
I'm using MATLAB už sukurti. Coe failą ir Xilinx ip pagrindinius generatorius filtrą Kompiliavimo v3.2 įgyvendinimo filtrą.Aš parašyti VHDL kodas bendrauti su jungtimis J1, J2 tt actmel mikro valdytojo ir kitų componensts į laivą,
o dabar
aš pridėti filter.xco sukurta iš pagrindinių generatorių.
. I would the same bit lenght of the input, in output, for connections I/O.Mano problema yra I / O ir bloko filtras sukurtas IP pagrindinius generatorius.
Aš tą patį bitų ilgio įėjimo, išėjimo, jungiantis I / O.
Į įvesties i DATA_IN [9 0], o vietoj DATA_OUT [30 0].Norėčiau [9 0] produkcijos!
Filter yra FIR 21 Čiaupai su Mac, nėra sprendimas Truncate bit?
Po 5 valandų 26 minučių:.

Manau, aš galiu padaryti filtro išėjimo apvalinimo.Ar aš galiu iš 31 bitų iki 10 bitų?Ar nuostolis bitus informacijos?

 
Aš paaiškinti jums mano veiksmai:<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />
, for .coe
file creation.

Aš naudoju Filter Design analizė FDA Matlab Toolboxes už. Coe
failo sukūrimas.Kai i rinkinys parametrų filtro quantization, ir gali nuspręsti nurodyti tikslumo, produkcijos apvalinimo, pasirašytos arba nepasirašytos koeficientas ir tt
ir ttPasirinkti:
- 21 čiaupų lowpass jodła filtras su langu kaisera beta = 0.5
- FS = 40 MHz,
- Fpass = 10mhz
- Coeff plotis 16 bitai, pasirašytas fiksuoto taško,
- Datainput 10 bitų, produkcijos 10bits su apvalinimo konvergencijos būdas<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />
for my XILINX XC2S200 SPARTAN II
FAMILY

Po naudoti ISE 9.2i - TL CORE GENERATORIUS Filtruoti Kompiliavimo 3.2i
mano Xilinx XC2S200 Spartan II
GRUPĖ
įterpti. Coe failą ir nustatykite koeficiento parametras, tačiau tai ne išeitis,
o antrasis etapas, i cant't pasirinkti apvalinimo išvesties režimu!
Po MATLAB toolboxes parametrus, kita metu, ir turi pasirinkti mėginių ėmimo dažnumą, Laikrodžiai dažnumą ir tt ...tai gerai?
Informacija, I think in. Coe byla ... Ar ne?Vietoj i turi įterpti pat parametrų filtro kompiliatorių, bet ne produkcijos apvalinimo būdas

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />
Kas yra išeitis?
Ar i trumpinti nuo 31 iki 10 bitų?<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" />
 
Aš dirbu disertacija, yra išspręsti savo problemą, atlikite?
<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />

Reikia veikti kodą rankiniu būdu?Ką?<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />

Nėra automatinio pasirinkimo filtro išėjimo Apipjaustymas (output apvalinimo būdas) mano Spartan II xc2s200?<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />

Ar blokinė schema, kurioje aprašomas MAC struktūra filtro ir nurodykite kodą?pavyzdžiui, kas yra struktūra, kuri yra kodo fragmentą VCC, GND, FDCE, XORCY, MULT_AND, LUT4
ir tt ...blokinė schema jungtys?(Šis kodas yra generuojamas iš filtro Kompiliavimo kodą, kad specifikacija yra bendrinis mac struktūrą!)

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top