S
srpatel9
Guest
Hi all,
Aš Pseudo-asinchroninius grandinę.Turiu 2 lygiai toliau grandine.1-ojo lygio darbų pasaulio laikrodis.Output 1-ojo lygio yra suteikta tam tikra CMOS logika elgiasi kaip baigti grandinės ir generuoja laikrodžio į kitą nuoseklusis jungimas.
Į verilog dirba gerai, bet aš negaliu nustatyti apribojimus šios grandinės sintezės.
Ką aš tikrai nori, kad syntezator turėtų elgtis 2 lygis toliau grandinės dalis ir CMOS įvairių ir duok man laiko kelią nuo išėjimo iš 1-ojo lygio toliau išvesti 2-ojo lygio eilės.
Negaliu nustatyti gautos laikrodis constrint dėl antrojo lygio nuoseklusis jungimas.Man Natūralus laikrodis.Noriu komandą, kuris yra tolygus "create_generated_clock", kad yra DC.
Aš naudoju encounter RC sintezės.
Arba jei kas nors gali suteikti man keletas patarimų, kaip sintezė sistemos asynchronicznego Taip pat bus didelė.Ačiū
Saurabh
Aš Pseudo-asinchroninius grandinę.Turiu 2 lygiai toliau grandine.1-ojo lygio darbų pasaulio laikrodis.Output 1-ojo lygio yra suteikta tam tikra CMOS logika elgiasi kaip baigti grandinės ir generuoja laikrodžio į kitą nuoseklusis jungimas.
Į verilog dirba gerai, bet aš negaliu nustatyti apribojimus šios grandinės sintezės.
Ką aš tikrai nori, kad syntezator turėtų elgtis 2 lygis toliau grandinės dalis ir CMOS įvairių ir duok man laiko kelią nuo išėjimo iš 1-ojo lygio toliau išvesti 2-ojo lygio eilės.
Negaliu nustatyti gautos laikrodis constrint dėl antrojo lygio nuoseklusis jungimas.Man Natūralus laikrodis.Noriu komandą, kuris yra tolygus "create_generated_clock", kad yra DC.
Aš naudoju encounter RC sintezės.
Arba jei kas nors gali suteikti man keletas patarimų, kaip sintezė sistemos asynchronicznego Taip pat bus didelė.Ačiū
Saurabh