einančios laikrodžiai prie 2 FPGA

[stevepre]

Tarkime, mes turime su CLK dizainas viename FPGA, ir mes taip pat reikia šios CLK eiti į 2. FPGA, ir tarp jų nerijos turi būti mažas. Koks geriausias būdas šiam tikslui pasiekti? Ačiū

 

[keano]

Sveiki, Manau, kad jums reikia sujungti du FPGA į tą pačią kvarco (kuris generuoja laikrodžio). Aš nesu labai tikras, kad mano atsakymas, aš norėčiau paprašyti, kad vaikinai darbe, bet jūs turite laukti iki pirmadienio: P

 

[gliss]

Jūs galite prijungti ir FPGA į tą pačią parą. Tai daugiau lenta dizainas klausimas nei kas nors kitas aš įsivaizduoti.

 

[keano]

[Quote = Gliss] galite prijungti tiek FPGA į tą pačią parą. Tai daugiau lenta dizainas klausimas nei kas nors kitas aš įsivaizduoti. [/Quote] Yep, kad teisė

 

[stevepre]

Ačiū vaikinai. Tačiau aš nemanau, kad problema ta, kad lengva. Iš esmės, daug kartų, valdyba gali turėti kai kurių dažnis in Pavyzdžiui, 20MHz. Viduje pirmą FPGA, ten Išplėstinė kurių sudėtyje yra DCM, kad laikrodis dažniau, tarkim, 80MHz. Dabar problema yra, jei mes norime išlaikyti šį 80MHz į 2. FPGA, tuo pat metu šių 2 80MHz laikrodis sinchronizacija, mes turime padaryti, kai de-iškreipimo. Man reikia tiksliai žinoti, kokios de iškreipimo mes galime daryti, kad minimalus nerijos tarp šių dviejų laikrodžius, kad jie gali būti synchrnous vieni kitiems. Ačiū

 

[eject]

1 / aukštos Freq PCB gali sukelti EPI 2 / Kuris norite pagerinti, drebėjimas ar ilgalaikės drebėjimas?

 

[bansalr]

Tiesą sakant U gali perduoti 80 MHz iš vieno FPGA į kitą, bet ten bus nerijos ir jei UR keistis duomenimis ir atgal puta tarp dviejų FPGA tada u gali susidurti su rimta problema su nerijos. Kadangi PAD vėlavimas yra reikšmingas. Kitas būdas yra naudoti tą patį generatorių ir generuoti tiek FPGA laikrodis nepriklausomai su to paties šaltinio ir naudoti FIFO atskiros laikrodžio domeno, kai naudojant kitus FPGA laikrodis arba naudoti negedge turėti pusę laikotarpio marža. [Size = 2] [color = # 999.999] Parašytas po 51 sekundžių: [/color] [/size] Tiesą sakant U gali perduoti 80 MHz iš vieno FPGA į kitą, bet ten bus nerijos ir jei UR keistis duomenimis atgal ir puta tarp dviejų FPGA tada u gali susidurti su rimta problema su nerijos. Kadangi PAD vėlavimas yra reikšmingas. Kitas būdas yra naudoti tą patį generatorių ir generuoti tiek FPGA laikrodis nepriklausomai su to paties šaltinio ir naudoti FIFO atskiros laikrodžio domeno, kai naudojant kitus FPGA laikrodis arba naudoti negedge turėti pusę laikotarpio marža.

 

[Iouri]

Dabar klausimas yra toks:? KODĖL / manau, jei turite duomenų perkėlimas iš vienos FPGA į kitą. Taip galite paleisti laikrodis atsekti iš vieno FPGA į kitą, concideration turėtų būti imtasi apie PCB išplanavimas, ir kelias, kaip jūs impplimenting įvedimo etapai ... Sėkmės