"Edge neleidžiama lygio jautrus kelias" comp

[jay_ec_engg]

Nors renkant i mano verilog testbench gettting klaida "Briauna neleidžiama lygio jautrus kelias" Kokia gali būti priežastis?

 

[Big Boy]

Ar galite duoti savo kodo fragmentą? Sunku pasakyti nepamačius, kas yra negerai. Spėju, kad jūs turite, pavyzdžiui, jautrus lygio registre (ty jautrių lygio užraktu) ir bando priskirti vertę, naudojant EDGE jautrus deklaracija.

 

[semiconductorman]

Do u get sudarant / modeliuoti kodas??? simuliatorius, jei galite pasidalinti TB kodą?

 

[jay_ec_engg]

Kai aš bandau imituoti šio bandymo stendo, kad jos rodo tokia klaida .... "Edge neleidžiama lygio jautrus kelias" ... gali kas nors man padėti? ----------------------------------------------- Modulis Temp ( CLK, enableN, duomenys); įvesties CLK įvesties enableN, išvesties duomenis; reg [15:00] temp; / / nurodyti iš bandymų stendo priskiria duomenų = enableN? temperatūra [15]: 1'bz, visada @ (negedge CLK), jeigu TEMP = # 35 {temp [14:00] temperatūra [15]}; nurodyti specparam busOff = 40; specparam nulis = 0, ((enableN!) posedge enableN *> duomenys) = (nulis, nulis, busOff); endspecify endmodule / / Temp

 

[Big Boy]

Ne visai tikras, bet tai galėtų būti, nes jūs nurodyti vėlinimo tarp enableN didinti krašto ir duomenų outout, kai duomenys yra priskiriamas per nuolatinį priskyrimo? Vėlavimo, kurį nurodote taikyti enableN perėjimą, kai priklausys nuo enableN lygiu (o ne krašto) "duomenys" produkcijos. Ką daryti, jei nurodomas terminas nuolat paskyrimo deklaracijos?