DLL stabilumą

[paulinesean]

I'm projektavimas analogas DLL, kuri
sudaro PHD, Charge Pump, ir
Delay grandinėje.Iš tiesų yra labai panašus
į PLL išskyrus vėlavimą grandinės pakeičia
VCO.Ar šios rūšies DLL turi stabilumą
susirūpinimą?Ir Kaip galima patikrinti jo etapas
Marža?

Ačiū!

 

[eternal_nan]

yra kokios nors priežasties jums atėjo su vėlavimą grandinės vietoj žiedo generatorius?Ši DLL turi beveik tą patį rinkinį stabilumo problemas, susijusias su PLLs, plius I dont sužinokite, kaip galite gauti kažką naudojant vėlavimo grandinės vietoj VCO.Iš esmės, jūs moka kainą, PLL, bet gaunu efektyvumą DLL ...

Ar galėtumėte paštu apie paraišką savo dizainą?

 

[paulinesean]

Mano DLL gali suteikti kintamojo gamybos vėlavimą
kaip 20% 25% 33% ir tt su įvairiomis vėlavimą etapais.Bet VCO negali.Kaip jums sako, tai DLL turi
pat stabilumo susirūpinimą PLL.Ar galiu patikrinti stabilumo
į DLL taip pat, kaip PLL?Tačiau DLL, kas
pelnas už vėlavimą grandinę, kolega iš VCO gauti?

 

[Ber]

Yra skirtumas wrt stabiltiy.
A PLL bent vieną ašigalis (idealus integratorių) iš VCO (įtampos dažnio konversijos, todėl jūs turite integruoti gauti etapas perdavimas -> VCO perdavimas = Kvco / p su Kvco į rad / V * s).
Norėdami gauti nulinis etapas skirtumas jums sukurti vieną papildomą integratorius linijos, todėl jūs su antrojo tvarkos sistema,
kuria galima gauti Nestabilumo jei ne įvesti nulį.

DLL neturi słupowo iš VCO: vėlavimas linija įtampa palaipsniui konversiją (linija uždelsimo gauti rad / V)
Taigi, kai vienas integratorius kilpos gauti nulinis etapas skirtumas, jums pabaigos parengti pirmojo tvarkos sistemą, kuri yra besąlygiškai stabili.
Vis dar turite saugotis dėl parazitinių polių, pristatė viduje linijos, todėl galite baigti su antrojo tvarkos sistemą.

Ps DLL gali būti geriau triukšmo performance žemo dažnio poslinkis wrt su PLL, nes regeneracinei pobūdžio, VCO padidins triukšmo netoli vežėjas.DLL failas bus "naujo" darant nuorodą į kiekvieną įėjimo kraštu.

Berło

 

[sadfish]

Manau, kad šios rūšies DLL neturi stabilumo
rūpestis!Jo fazės Margine yra 90.

 

[bobxing]

Aš sutinku, bet paprastą einamosios jaustų inverterių linija uždelsimo leis etapo triukšmo įvesties CLK bus blogiau,
ar ne?

 

[ankumar]

LML stiliaus vėlavimo ląstelių su reguliuojamų tiekimo bus sumažinti injekcijos tiekimo triukšmo. Tai padės, jei projektuojant greitųjų DLL

 

[vj007]

Aš taip pat dirba tą patį will you tell me KAS JUMS PADARYTI IR KITA KO GALIMA DONE.I HAVE STUIDED PLL IR DLL Block Diagram IŠ KUR aš turėtų prasidėti PROJEKTAVIMAS DALIES DĖL PAPER.PLEASE PAGALBA