Dizainas klausimus 1.5b plpelin A / D converter

[Tahar]

Hi guys, Mano klausimai yra apie vieną etapą (1.5b/stage plpeline A / D converter) Čia dizainas yra specifikacijos: / Technologijos 0,18 um CMOS UMC / b [b ] Maitinimo įtampa 1,8 V [/b] C / 1,5 bitų etape D / Maksimalus mėginių ėmimo dažnis 20 MS / s E / Diferencialo Įvesties diapazonas 1Vppd [/u] Šis etapas tradionnaly įgyvendinamas pagal į pridedamą nuotrauką. Jūs matote, kad pagrindinio pastato blokas šis projektas yra sub-ADC, sub-DAC, įgyti ir imties laikyti grandinę. Ar galite pasiūlyti man sub-ADC ir sub-DAC, įgyti ir imties laikyti, struktūrą ir ypač reikalavimą šiam projektui (/ b) ir (D /), ačiū u anksto: - )

 

[totoro]

Kodėl nėra nuorodos į kai kuriuos popierius arba disertaciją? rezoliuciją turite nepaminėta yra esminė pasirenkant Konvejerinio architektūra.

 

[Tahar]

Na, jei yra disertacijos ar popieriaus konkrečių specifikacija, neturi pb. Dabar dėl rezoliucijos, tikimasi, 4 etapai, kurie turėtų pasiekti 10 bitų skiriamąją gebą. Tačiau, jei tik vienas etapas yra reikalingas ir mes žinome, kad mums reikia 1,5 bitų / stage....what galima kalbėti pagal bendrą rezoliuciją klausimą? (Esu šios srities naujokai, dont būti nustebinti, jei ir pamatyti pradedantiesiems klaidų)

 

[nxing]

patikrinti, kai iš Berkeley tezės ir rasite kai vienas gana naudinga.

 

[ezt]

Sveiki. Yra dar vienas labai naudingas disertaciją šalia Berkeley. ieškoti Hut (Helsinkis technologijos universitetas) svetainėje. Čia galite rasti įdomios informacijos apie vamzdyno ADC dizainas ypač Waltari darbas. Linkėjimai, EZT

 

[MLR67]

Sveiki, EZT jūs esate teisūs. Galėsite rasti ADC disertaciją šią nuorodą: http://lib.tkk.fi/Diss/2002/isbn9512259087/ ir kiti projektai.

 

[opamp741]

Sub ASK: 3b Flash ADC pietus VPK + Pelnas: Switched Cap stiprintuvas + padidinimai + Subtartctor Amplifer ir SH + Pelnas: Cascode stiprintuvo arba woithout 2-asis etapas (priklausomai nuo UR įgyti Req) komparatorius Flash: Preamp po užraktu paklausti manęs, jei ir HAV jokių abejonių .. [Size = 2] [color = # 999.999] Parašytas po 2 minučių: [/color] [/size] [quote = yibinhsieh] čia yra už pipieline ADC darbas. Tikimės, kad tai padės jums. Ibinas. [/Quote] daugiau duomenų apie vamzdynų ADC, eikite į http://kabuki.eecs.berkeley.edu/adc/adc.html

 

[tuza2000]

Kodėl jūs pasirinkote 20ms / s?

 

[manissri]

U gali eiti umaine universitetų ir rasti socklingum umaine.edu / VLSI darbo

 

[hubert008]

Manau, kad jums reikia naudoti dviejų etapų OTP.

 

[careking]

galite kreiptis Alleno knygą.

 

[kytan]

Yra tonų dokumentus dėl šių dizaino natūra. Dėl užkandžių skaityti visus viduryje 1990-aisiais Berkeley disertaciją vamzdynų ADC, bent Paul Gray tinklalapyje. Tada ieškoti visi mažo galingumo žemos įtampos projektavimo darbus. Svarbu galvoti apie rezoliuciją vienam etapui, kondensatorius pleiskanojimas, ir ar norite SHA, ar ne mažos galios dizainas Prieš pradėdami žemo lygio dizainas

 

[yeziwong]

Manau, kad svarbiausias klausimas yra OPA, ir jūs turėtumėte žinoti, spec. jos, pavyzdžiui, srovės padidėjimas, GB ir tt

 

[aminmahdi]

Hi priedo failo yra "bandymų piplne Analoginis skaitmeninis konverteris"

 

[yellff]

kiek etape, kurį naudojote? ir kaip apie jūsų signalas ir mėginių ėmimo dažnumo laikrodis norma?