(Digital)>.

K

ksrinivasan

Guest
Draugai

Tai susiję su soc kyla klausimas
Yra taip pat galimybe. Failas def o importuojančios VHDL / verilog RTL fiziniame skirtuką
Mano PDK nėra šio failo, bet sintezė atlikta be jokių klaidų
Ar kas nors pasakys man, kas yra šio failo svarba
Galiu dirbti be to šia priemone

Makarov

 
DEF failas yra ląstelių vietą.Jei visi you've done yra susintetinti RTL nereikia DEF.

 

Welcome to EDABoard.com

Sponsor

Back
Top