Diferencialinė logika sintezė

R

r23718

Guest
Ponai,
Aš dizainas sparčiai / žemas triukšmo skaitmeninės schemos į Dies.
Norėčiau naudoti verilog apibūdinti
pvz. counter on RTL lygio tada sintetinti į Diferencialinė vartai.
Klausimus aš yra: reikia keletą įtampos lygį siekiant išvengti prietaiso soties, reikia emmiter pasekėjų, IR / NAND / IR / NOR / gali būti tik vieną langelį su skręcanymi in / out.

Ar turite patirties su panašiais stuff (Diferencialinė CMOS / BIP)?
Any idea kur ieškoti?

Ačiū!

 

Welcome to EDABoard.com

Sponsor

Back
Top