DfT už FPGA

R

rogger123

Guest
Sveiki, Ar galima turėti DfT FPGA pagrindu dizaino. Aš iš tikrųjų reiškia turėti nuskaitymo grandines??
 
DfT logika manfacturing / gamyba klaidų lustas naudojamas bandymo dėl vaflių užteršimo, variacijos, dopingo, šortai / atidaryti silicio ir tt .. nuo FPGA jau manfuactured ir išbandyti, DfT logikos nereikia FPGA dizaino.
 
Manau, galite įterpti į FPGA DfT grandinės išbandyti savo sukurtas grandines. JTAG grandinė iš prigimties, FPGA yra naudojama patikrinti FPGA ir derinimo tikslais.
 
[Quote = videohu] Manau, kad galite įterpti į FPGA DfT grandinės išbandyti savo sukurtas grandines. JTAG grandinės prigimties išbandyti FPGA FPGA ir derinimo tikslais. [/Quote] bandymas už ką?? Na, jei u ketina patikrinti funkcionalumą grandinės skirtingų mazgų grandinės .. ir gali padaryti, kad geriau naudojant programinės įrangos įrankius (pavyzdžiui, chipscope Pro už Xilinx). Gerai vistiek tarkime U įterpti nuskaitymo grandinės į FPGA logika, kaip blogai ir bandymų ji ... (tiksliai įvertinti, kurios kainavo milijonus dolerių siurblys ATPG modelius ir analizuoti rezultatus uždengti ASIC bandymams), jei ir ketina padaryti šį procesą rankiniu būdu ... .. Aš manau, kad jis bus labai labai sunku
 
Jei idėja yra naudoti FPGA prototipų backanotated netlist (po nuskaitymo grandinės įterpimo), galite pabandyti rasti žinomų Skatinti Benning knyga, jie apima šį klausimą. Nuo mano požiūriu, yra keletas privalumų, o ne naudojant RTL FPGA (pavyzdžiui, bandymų dizainas, kuris tikrai vyksta į lustą po visų rinkliavų pakeitimus, ECOS, ...). Tačiau DIS-Nauda yra, kad jums reikia kurti scenarijus, backanotation, FPGA ploto išnaudojimo bus skursti dėl pakeitimo ASIC bibliotekoje su FPGA paskirties biblioteką vietoj gryno RTL, ... Žinoma, FPGA pretested ir jums nereikia jokių scanchain funkcinę paskirtį ant jo. Tačiau, jei jūs naudojate aprouch su nugaros anotated netlist, galite paleisti savo ATPG testai FPGA po tikrino visą priešais ir back-end srautų transformacijos.
 
Sveiki, Ar galima turėti DfT FPGA pagrindu dizaino. Aš iš tikrųjų reiškia turėti nuskaitymo grandines??
 
DfT logika manfacturing / gamyba klaidų lustas naudojamas bandymo dėl vaflių užteršimo, variacijos, dopingo, šortai / atidaryti silicio ir tt .. nuo FPGA jau manfuactured ir išbandyti, DfT logikos nereikia FPGA dizaino.
 
Manau, galite įterpti į FPGA DfT grandinės išbandyti savo sukurtas grandines. JTAG grandinė iš prigimties, FPGA yra naudojama patikrinti FPGA ir derinimo tikslais.
 
[Quote = videohu] Manau, kad galite įterpti į FPGA DfT grandinės išbandyti savo sukurtas grandines. JTAG grandinės prigimties išbandyti FPGA FPGA ir derinimo tikslais. [/Quote] bandymas už ką?? Na, jei u ketina patikrinti funkcionalumą grandinės skirtingų mazgų grandinės .. ir gali padaryti, kad geriau naudojant programinės įrangos įrankius (pavyzdžiui, chipscope Pro už Xilinx). Gerai vistiek tarkime U įterpti nuskaitymo grandinės į FPGA logika, kaip blogai ir bandymų ji ... (tiksliai įvertinti, kurios kainavo milijonus dolerių siurblys ATPG modelius ir analizuoti rezultatus uždengti ASIC bandymams), jei ir ketina padaryti šį procesą rankiniu būdu ... .. Aš manau, kad jis bus labai labai sunku
 
Jei idėja yra naudoti FPGA prototipų backanotated netlist (po nuskaitymo grandinės įterpimo), galite pabandyti rasti žinomų Skatinti Benning knyga, jie apima šį klausimą. Nuo mano požiūriu, yra keletas privalumų, o ne naudojant RTL FPGA (pavyzdžiui, bandymų dizainas, kuris tikrai vyksta į lustą po visų rinkliavų pakeitimus, ECOS, ...). Tačiau DIS-Nauda yra, kad jums reikia kurti scenarijus, backanotation, FPGA ploto išnaudojimo bus skursti dėl pakeitimo ASIC bibliotekoje su FPGA paskirties biblioteką vietoj gryno RTL, ... Žinoma, FPGA pretested ir jums nereikia jokių scanchain funkcinę paskirtį ant jo. Tačiau, jei jūs naudojate aprouch su nugaros anotated netlist, galite paleisti savo ATPG testai FPGA po tikrino visą priešais ir back-end srautų transformacijos.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top