Detecting laikrodis kraštas

[dak-ju]

Noriu aptikti, ar vis kraštas signalas 2 suderintas su didėja arba mažėja kraštas signalas 1. (Plese perduoti pridedamą nuotrauką)

Taigi man reikia loginio projektavimo ją įgyvendinti.S1 ir S2 yra indėlis į Mano sistema
Tiesą sakant man reikia perkelti signalas S2 vienas pilnas laikotarpis S1 nepriklausomai nuo to, ar jis (S2) yra užfiksuotas dėl didėjančių / klasifikuojamų krašto S1.
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[eeeraghu]

Produkcija čia grynai priklauso nuo signalo S2, todėl, kai yra ant s1 atveju, S2 turėtų rodyti
ty pagal schemą signalas S2 yra linkę arba teigiamos, arba neigiamos krašto krašto renginys.
Taigi logika būtų, kad ir turi chexk signalas S2 su nuoroda į S1 užfiksuojamas įvykis.

 

[Jokup]

Manau, kad tai yra sunku parengti,

galbūt jums reikia teikti kitą paraišką

informacija, tuomet galime suteikti kitas

būdas kovoti su problema, kad jums veidas.nuoširdžiausi linkėjimai
dak-ju wrote:

Noriu aptikti, ar vis kraštas signalas 2 suderintas su didėja arba mažėja kraštas signalas 1. (Plese perduoti pridedamą nuotrauką)Taigi man reikia loginio projektavimo ją įgyvendinti.

 

[markd]

reikia sukurti signalą s1x2 kuris du kartus greičiau nei s1
ir kaskart didėjantis kraštas s1x2 S2 pavyzdys

Hope this helps.

 

[Amarnath]

Manau, kad tai SIMPLE.DO IT ŠĮ WAY.FOR APTIKTI AR TEIGIAMAS EGDE tiek signalai sinchronizuoti

S1 -------------------
S2-INV-INV-INV ---
Tokiu būdu PAŠARŲ signalus IR GATE.NOW u get vienas kontrolinis signalas postive EGDE SYNCHRONISATION.FOR NEIGIAMAS EDGE SYNC tiesiog naudokite ta pati pagrindinė BET PAŠARŲ signalus NOR GATE.NOW U abu valdymo signalus - ar jiems gauti BAIGIAMOSIOS valdymo signalas.

DĖL
Amarnath

 

[abhishek_elec]

Padovanok S2 į CLK PIN 2 šlepetės, vienas auga krašto paskatino ir kitų, kurių krašto kreditu.
Padovanok S1 duomenų kaiščių ir FLOPS.

Su Flops Q duoda NOR vartų ir O / P Nor bus pasakyti, ar S2 sinchronizuoti su didėja arba mažėja kraštas S1.
Jei S2 auga kraštas sinchronizuoti, o / p => 1
kitas O / P => 0.

 

[Thomson]

Aš tikiu, kad tam tikros papildomos informacijos apie šių dviejų signalų yra privalomi!Mano žiniomis, kad jei šie pirkimo signalai intrinsiclly syncrhonously generuoja kiti moduliai, tada tik delsimas skirtumas šių dviejų signalai turi būti atsižvelgta!Kad tinkamai veiktų, tai turi nedelsiant S2 ilgiau nei S1.

Jeigu šių dviejų signalų yra asinchroninis, tada paprastas palyginimas šių dviejų signalų sukurs Metastabilność kad 2DDF sinchronizatorius turi būti naudojamas.Neįmanoma, kad jūs neturite šių dviejų signalų per skaitmeninę Logic dizaino idėja.