Detaliai Verilog Rašymas

M

mask_layout

Guest
Hi Guys,

Can anyone please dalytis medžiaga / sutdy vadovas arba vadovo Išplėstinė verilog raštu?Im very nauja skaitmeninio dizaino ir RTL / sintezė srauto dalis, ir man reikia ištirti šio srauto ...Su tikiuosi, bus galima parašyti systhesizable verilogs ..

Matau ten yra mokymai, kaip yra paskelbta internete, kaip
http://www.technically-speaking.com/courses/PDF/XilinxAdvVerilog.pdf

Bet aš negaliu rasti savo mokymo medžiagą ...Bet kas gali pasidalinti prašom?

Ačiū,
mask_layout

 
Turbūt gausite gerą medžiagą, Samir palnitkar antrasis leidimas knyga:

Verilog hdl: vadovas skaitmeninio dizaino ir sintezė (2nd Ed.) (IEEE 1364-2001 Compliant) Autorius: PALNITKAR Samir

 
If u norite rašyti synthesizable DTL Manau ir reikia kreiptis
Verilog Auksinė Nuoroda by doulos
o vėliau ir gali perduoti
DTL Chip sintezė Douglas Smith

 
rsrinivas rašė:

If u norite rašyti synthesizable DTL Manau ir reikia kreiptis

Verilog Auksinė Nuoroda by doulos

o vėliau ir gali perduoti

DTL Chip sintezė Douglas Smith
 
Taip pat yra nuoroda į knygą, Skaitmeninis dizainas su Verilog DTL Michael Ciletti.Jo geras atspirties taškas.

Be to, geros praktikos refere, kad dėl Verilog kodavimo dokumentas Ebooks upload / download forumas.Tai yra nuo iki * * shi ba.Just search forumą.HTH,
B

 
ą "Adavnced Skaitmeninis dizainas su Verilog-hdl" pagal Ciletti ..
Yra ir galima rasti daug pažangių kodavimo stilių ..

 
Thanks guys ..Pavarčiau knygas ir kai kurie yra gana naudingi.Nors I dont feel Noriu giliai į raštu Daiktai, nes tai, ką reikia daryti dabar yra parengti bandymų lustas su kai kuriais 100K vartai.Noriu sujungti kai logika, RAM, dekoderiai ir kelios bandymų grandinės.

Įdomu, jei kas nors gali pasidalinti ar žino kur gauti panašius dizaino ir architektūros.

Nes aš jaučiu bandymų grandinės, verilogs ir lapeliai nėra lengvai ateiti nutraukimas internete.ir aš tikrai bandė ieškoti bet cant see daug įdomių projektų.

Ar yra kokia nors kūno testą dizaino kaip DEMO procesoriaus, ALU, atminties ir pan?

-Geez ...gope kas nors žino kur

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />-Thanks

 
Daug DTL projektų čia:
http://www.opencores.org/browse.cgi/by_category
Tie dažniausiai vidutinio dydžio projektams, o ne mažus pavyzdžius, bet gal rasite kai kurios naudingos smulkmenos viduje jiems.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top