Deserializer & serializer!

J

jeremylbt

Guest
Hi guys,

Kiekvienas gali duoti man suprasti, kaip sukurti blokus geltonai?I'm using Virtex4 VLX100 FPGA lustas.

Any help bus labai dėkingi!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />

<img src="http://images.elektroda.net/94_1234200431_thumb.jpg" border="0" alt=""/>
 
jeremylbt,

Logika už geltonos blokuoja jų bus labai paprasta.Dėl demux tiesiog paimti 16 16 bitų žodžius ir tada atlikti 256 bitų rašymą į barana.Dėl mux, jūs skaitote vieną 256-bit ir tada iki 16 16-bit rašo ant linijos.

Sunkiausia tai bus gauti jūsų logika ne virtex sąsaja paleisti į 625 MHz laikrodis reikia laikytis linijos srautą.Galite paleisti logika sąveikos su barana 39 MHz ir neatsilikti nuo linijos taip, kad neturėtų būti problema.

Ar laikrodžiai skirta 625 MS / s linijos asinchroninius į savo vidaus virtex laikrodis?

Pradėti žiūrint, kaip jūs ketinate fiksuoti savo duomenis (async FIFO?), Tada pabandyti suprasti, kaip jūs ketinate vertus duomenis nuo savo barana sąsajos logikos.You're going to nori atsisakyti duomenų perdavimo spartos žemyn taip greitai, kaip jūs galite, jei norite turėti jokios galimybės posėdžio laikas su likusia jūsų logika.

Radix

 
Max Radix,

Dėkojame už Jūsų greitą atsakymą.

Visų pirma, laikrodis naudojamas vidaus virtex gautas laikrodis naudojamas vairuoti eilutę.

Taigi už demux pusės, aš reikia FIFO fiksuoti duomenimis, ne 625MHz ir parašykite 256bit vektoriniu į RAM ne 39MHz.Ar FIFO apie paleisti ne 625Mhz?

Dėl mux pusės, kaip aš galėtų patraukti į 256bit vektoriniu iš RAM ir išvesties 16bit Vektorius yra 625Mhz?Prašome informuoti

Ir paskutinis klausimas, tarkim, aukščiausio lygio subjektas sudaro demux, RAM ir mux, man reikia sintetinti viršų subjekto 625Mhz.Ar tai įmanoma virtex 4 rodomas toks greitis?

Thank you very much ..

 
Tai, kaip tiksli kopija dizaino aš 1999
m.
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />Aš tikrai abejo galite paleisti 32bits duomenų @ 625MHz dėl virtex 4.Tada man pavyko gauti 170MHz kaip mano maks dažnį, bet aš padalinti kelio į 2x32bits @ 170 / 2 MHz.

Manau, jums galbūt galės įgnybti savo dizaino ir naudoti 2 skirtingus kelio ir paleisti kiekvienoje iš jų pusė dažnis, tačiau net tai būdas per didelis V4 ir net už laters V5 jei gali būti sunku padaryti.

 
Jeremyblt,

Aš ne naudojama FPGA duomenų apdorojimo tuo greičiu jūs šaudymo ir tai bus nelengva.

Norėčiau pažvelgti į virtex4 vartotojo vadove perskaitykite skyrių "Advanced SelectIO logika ištekliai".Nežinau, kiek iserdes moduliai pateikiami virtex4 dalių, tačiau, jei buvo 16 ir jas galite naudoti juos į 1:8 konfigūracija ir palikite linija norma iki 78 Mbit
/ s (128 bitų pločio duomenis).Jūs taip pat reikia dar 16 iserdes dėl išėjimo pusėje yra 8:1 konfigūraciją.

Jei turite pakankamai iserdes moduliai šis metodas veikia tik tuomet, jei jūsų sąsajos su 625 Mbps duomenų skirtumo.Jei jis yra vieno galo, manau, kad galite būti girtas, nes SelectIO technologija veikia tik iki 600 Mbps ir šiuo atveju.

Jei jūs iš tikrųjų galite apdoroti duomenis reikalaujama greitis, taip, kad jums skaityti duomenis iš atminties bus atvirkštinis procesas, kaip jūs nuspręsite laikyti duomenis atmintyje.Jei gausite šį punktą arba paštu čia arba mane linija ir aš galiu padėti.

Sėkmės,
Radix

 
Aš ką tik baigė atveju deserialize iš 16bit_622MHz į 32bit_311M.Jūs galite kreiptis į priedą.Šaltinio kodas nebūna inclued failo kuri pateikta Xilinx FAE.
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 
Max Hellokid,

Kadangi produkcija ISERDES galima virtex 4 yra tik iki 10 (Master and slave režimu), tai reiškia, ir gali turėti tik max 1:10 deserializacjia faktorius?

Dėkojame savo Radix ir farhada jūsų pagalba taip pat!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />
 
Manau turite missunderstood mane.In ur skaičius, visi gimęs tereikia perduoti didelės spartos 16bit duomenų mažo greičio 256bit.Jame nereikia FPGA's RocketIO į SERDES / DESERDES kuri yra vadinama "kieta SERDES".Failas aš pridedami poros dienų senumo naudoja technika vadinama DTS (dinaminis etape prisijungs) galite perkelti 16bit 622MHz su 32bit 311MHz arba 64bit 155MHz ir pan.Mes vadiname tai "neapibrėžtomis serdes".Jis gali būti instanced ne tas normalus SelectIO.

 
Max Hellokid,

Supratau, ką reiškė, ir aš
naudoju instantiated ISERDES / OSERDES iš SelectIO išteklius.Aš naudoju RocketIO kurios nėra virtex4 LX šeimos mikroschemų vistiek.

Kiekviena ISERDES gali tik produkcija iki 10 bitų duomenų jeigu ir naudoti meistras n slave režimu.Ką bekraujis į przeforsowała tai, kad man reikia 1:16 deserializacjia savo 16 bitų duomenų deserialize iki 256 bitų.Kaip aš galiu tai pasiekti remiantis metodika, kad jūs turite pritvirtinti?

Aš ne suprato areštas visiškai.Prašome informuoti mane.Thank you very much!

 
Šis kodas yra pavyzdys perdavimo iš 16bit 622MHz su 32bit 311MHz.
Tai galima padaryti dviem etapais.
pirma, deserdes nuo 16bit 622MHz su 64bit 155M su kodo pridedamas.
antra, deserdes 64bit 155Mhz su 256bit 39Mhz savo kelią (Daul uosto barana arba Flip-flop daliklis).
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top