Delay linijos sintezė

[steven852]

Sveiki,

Norėjau sintezė linija uždelsimo, pavyzdžiui, 2ps vėlavimo standartas biblioteka, mano modulis.Po kompiliavimo, viskas atrodė rasti negu atidėti linijos nėra.Nėra klaidos buvo pranešta.Buvau suglumęs, kodėl ji nebuvo matyti.Ir aš padariau dar vieną labai paprastą modulis yra tik linija uždelsimo, kad prijungti įvesties ir išvesties.Vis dar nebuvo jokio delsimo linijos maketo, bet dizainas kompiliatorių grįžo įspėjimo sako "įvestis yra tiesiogiai prijungti prie išėjimo".

Kaip tai paaiškinti ir kaip sintezė linija uždelsimo?

 

["Google"]

[No message]

 

[jackson_peng]

naudoti set_min_delay komandą Pridėti varžyti dėl vėlavimo kelio;

Pašarinių-througth kelias, naudokite set_fix_multiport pridėti buferio dėl pašarų per ..

 

[steven852]

Ačiū.Jei naudojate set_ * vadovavimo DC, ar jie sukuria papildomą įrangą po sintezė?Be to, aš noriu žinoti, kodėl vėluojama ne pasirodys.Daugiau pagalba yra vertinama.

Ačiū