dds į FPGA

[mobili]

kas turi tam tikrą AMS įgyvendinimas informacija FPGA?

Ieškote kai pamoka natūra.Thanks in advance.

 

[bpu]

ieškoti Analog Devices svetainėje.jis turi gera DDS tutorial.
funkcinės schemos DDS galite matyti IP šerdys dokumentai.

 

[indianarcher]

Dear Friend,
Xilinx turi šią DDS pagrindinis būti naudojamas kaip juoda dėžutė į savo dizainą. Eikite į Xilinx tyrimo centras
už DDS esmė.Taip pat, jei jūs jau Xilinx ISE 6.X/7.X priemonė, sprendžiant pagrindinius generatorius galite gauti visą DDS core ir jos įgyvendinimas.Galite lapo šios pagrindinės d.

http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=Direct_Digital_Synthesizer&BV_SessionID =@@@2135958936,1123758362@@@& BV_EngineID = ccccaddfgkeemdjcefeceihdffhdfjf.0

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[yodathegreat]

Labas

DDS padažu kodas.

Nuoširdžiausi linkėjimaiArchitektūra DDS_arch iš DDS yra

potipio banga STD_LOGIC_VECTOR (5 downto 0);
tipo ROM matrica (nuo 0 iki 63), bangos,
nuolatinis SINE: ROM: = (
"100000", "100.011", "100.110", "101,000", "101.011", "101.110", "110.001", "110.011"
"110.101", "110.111", "111.001", "111.011", "111.100", "111.101", "111.110", "111.110",
"111.111", "111.110", "111.110", "111.101", "111.100", "111.011", "111.001", "110.111"
"110.101", "110.011", "110.001", "101.110", "101.011", "101,000", "100.110", "100.011"
"100000", "011.100", "011.001", "010.111", "010.100", "010.001", "001.110", "001.100"
"001.010", "001,000", "000.110", "000.100", "000.011", "000.010", "000.001", "000.001",
"000.001", "000.001", "000.001", "000.010", "000.011", "000.100", "000.110", "001,000",
"001.010", "001.100", "001.110", "010.001", "010.100", "010.111", "011.001", "011.100"
)
signalas frqlt: STD_LOGIC_VECTOR (17 downto 0);
signalas suma: STD_LOGIC_VECTOR (22 downto 0) - Output of padidinimai
signalas sumlt: STD_LOGIC_VECTOR (22 downto 0) - Output of padidinimai Latch
signalas tblout: STD_LOGIC_VECTOR (5 downto 0) - Output of vartai
Pradėti-------------------------------
- Dažnis sklende ir kaita
-------------------------------
Procesas (SetFreq, Reset, Sumlt) Pradžia
If (Reset = RESET_ACTIVE) Tada
frqlt <= "000000000000000000";
ElsIf Rising_Edge (SetFreq) Tada
frqlt <= ValeurFrequence;
End if;
suma <= sumlt ( "0000" ir frqlt);
Galutinio proceso;

--------------------------------
- Latch padidinimai out
--------------------------------
Procesas (laikrodis, Reset) Pradžia
If (Reset = RESET_ACTIVE) Tada
sumlt <= "00000000000000000000000";
ElsIf Rising_Edge (laikrodis) Tada
sumlt <= suma;
End if;
tblout <= SINE (CONV_INTEGER (sumlt (17 DownTo 22)));
Galutinio proceso;

---------------------------------
- Gauti ROM duomenų ir Latch ir rezultatas
---------------------------------
procesas (laikrodis)
pradėti
Jei Falling_Edge (laikrodis) po
FREQ_SORTIE <= tblout (5);
end if;
galutinio proceso;

Pabaiga DDS_arch;

 

[bkat]

IEEE
http://ieeexplore.ieee.org/Xplore/DynWel.jsp

galite gauti norimą

 

[mobili]

bkat rašė:

IEEE

h ** p: / / ieeexplore.ieee.org / Xplore / DynWel.jspgalite gauti norimą