DCM Sparton 3E500

[aafaq]

gali kas nors pasakyti apie tai, kaip aš galiu dalyti ar sukurti laikrodis DCM FPGA į verilog šaltinis

 

[kvingle]

perduoti šią Xilinx dok .... Tai atsižvelgdamas verilog taip pat VHDL momentinė šablonus, kurių sudėtyje yra DCM
Taip pat galite naudoti "Architektūra vedlys" esančių Xilinx reikmenys.
kreiptis vartotojo vadove Plačiau ...
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[echo47]

Kadangi naudojate Spartan-3E, pamatyti ir specialų DCM_SP primityvus savo Spartos-3E bibliotekos vadovas, jūsų ISE dokumentus.

Štai pavyzdys, kurį generuoja Verilog 44100 Hz nuo 50 MHz naudojant du DCM dažnio sintezatorių ir Counter:
ftopic209987.html # 738.182