Dėmesio: PhysDesignRules: 372 - gated laikrodis.?

[xtcx]

Hi everyone, I got šio įspėjimo pranešimą Generatoriniai programos failą Xilinx ISE 8.2i. (VHDL)
Citata:

ĮSPĖJIMAS: PhysDesignRules: 372 - gated laikrodis.
Laikrodis neto clk_RECOV_op_OBUF yra

gautų iš Kombinatoryczny Kaisčiai.
Tai nėra geras dizainas praktika.
Naudokite CE

Kaisčiai kontroliuoti krovinio duomenis į trigeris.

 

[echo47]

Jūsų kodo fragmentą yra per maža, kad matytų, kas vyksta neteisingai (kai nėra clk_recov atėjai? Kur clk_recov_op eiti?), Bet ISE įspėja ne naudoti logika vartų generuoti laikrodžio signalą.Dvi galimos problemos: paleidimas ir sustojimas laikrodis su logika vartai yra rizikingas projektavimo praktiką į FPGA.Be to, vairavimo laikrodis grynos logikos vartų naudoja FPGA paprastųjų maršrutą takai (vietoj mažos nerijos pasaulio laikrodis netto), todėl dėl maršruto vėlavimo nerijos gali sukelti jūsų sinchroninio logika sutrikimo.

I'm guessing, kad užuot tai padaryti:

clk_recov_inv <= NOT (clk_recov);clk_recov_op <= clk_recov_inv;

Galbūt viskas, ko jums reikia padaryti, tai laikrodis produkcijos FLOPS dėl neigiamų krašto clk_recov.Tai tik spėjimas.

Atsakymas bazėje pranešimą rasta atrodo nesusiję su įspėjimo pranešimą.

 

[xtcx]

echo47 rašė:

kur clk_recov atėjai?
kur clk_recov_op eiti?).

 

[cherjier]

Citata:

ARCHITEKTŪRA Behaviarol iš TEMP yra

SIGNALINIAMS clk_recov, clk_recov_inv: STD_LOGIC;BEGIN

clk_recov_inv <= NOT (clk_recov);

clk_recov_op <= clk_recov_inv;

PROCESAS (CLK) IS

 

[xtcx]

cherjier rašė:

todėl dažnumas clk_recov_op = clk_recov / 2?

 

[cherjier]

Tokiu atveju, clk_recov_op vadovaujasi logika vartų ir i susitaria kas echo47 sakė.sukurti laikrodis naudojant loginį elementą nėra geras dizainas