S
seemagoyal44
Guest
\ i wann VHDL kodas ...
sukurti 16 bitų skaitiklis su synchronus apkrovos ir asynchronus naujo.Rezultatų trijų narių produkcija, kurią kontroliuoja du atskirus signalus vienas už mažesnę 8 bitai ir vienas viršutinis 8 bitai.
Sudėtis: CLK, reset, load, duomenų (15:0], upper_en, lower_en
galingumas: Count [15:0]
sukurti 16 bitų skaitiklis su synchronus apkrovos ir asynchronus naujo.Rezultatų trijų narių produkcija, kurią kontroliuoja du atskirus signalus vienas už mažesnę 8 bitai ir vienas viršutinis 8 bitai.
Sudėtis: CLK, reset, load, duomenų (15:0], upper_en, lower_en
galingumas: Count [15:0]