Could you help me apie šį VHDL klaidą

[minemercan]

Norėčiau pasinaudoti šia klaida po imituojant šį kodą: Negaliu rasti pinstub / uosto simboliu, funkcijos prototipas, arba kitos pastatyti "testas", kuris yra projekto failas, kuris atitinka PIN XA2 į failą.

Tai 16 bitų CSA simuliatorius

Thank you for help
Mano

Kodas yra žemiau:

- 16 bitų CARRY PRALEISTI ADDER ----
LIBRARY IEEE;
Naudokite ieee.std_logic_1164.all;

subjektas CSA_FIXED_SIZE yra
uostas (X, Y: IN STD_LOGIC_VECTOR (15 downto 0) - girisler
C: Į STD_LOGIC; - C girisi
S: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);
Teismas: iš STD_LOGIC); - C cikisi
pabaigos CSA_FIXED_SIZE;Architektūra STRUKTŪRINIAI OF CSA_FIXED_SIZE YRA

Sudėtinės adder5
uostas (tempX, tempY: IN STD_LOGIC_VECTOR (3 DOWNTO 0);
tempC: IN STD_LOGIC;
temps: iš STD_LOGIC_VECTOR (3 DOWNTO 0);
tempCout: iš STD_LOGIC);
end component;

Sudėtinės skip4
uostas (SCin, SCP: IN STD_LOGIC;
SP: Į STD_LOGIC_VECTOR (3 downto 0);
Scout: iš STD_LOGIC);
end component;

- Signalų signalP: std_logic_vector (15 downto 0);
- signalas signalC: std_logic_vector (3 downto 0);
- signalas skipCout: std_logic_vector (2 downto 0);pradėti

Testas: adder5 uostų žemėlapyje (X (3 downto 0), Y (3 DOWNTO 0), C, S (3 DOWNTO 0), teismas);
- RCA1: adder5 uostų žemėlapyje (X (3 DOWNTO 0), Y (3 DOWNTO 0), C signalP (3 downto 0), signalC (0));
- SKIP1: skip4 uostų žemėlapyje (C signalC (0), signalP (3 downto 0), skipCout (0));
- RCA2: adder5 uostų žemėlapyje (X (7 DOWNTO 4), Y (7 DOWNTO 4), skipCout (0), signalP (7 downto 4), signalC (1));
- SKIP2: skip4 uostų žemėlapyje (skipCout (0), signalC (1), signalP (7 downto 4), skipCout (1));
- RCA3: adder5 uostų žemėlapyje (X (11 DOWNTO

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vėsus" border="0" />

, Y (11 DOWNTO

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vėsus" border="0" />

, skipCout (1), signalP (11 downto

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vėsus" border="0" />

, signalC (2));
- SKIP3: skip4 uostų žemėlapyje (skipCout (1), signalC (2), signalP (11 downto

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vėsus" border="0" />

, skipCout (2));
- RCA4: adder5 uostų žemėlapyje (X (15 DOWNTO 12), Y (15 DOWNTO 12), skipCout (2), signalP (15 downto 12), signalC (3));
- Ss: skip4 uostų žemėlapyje (skipCout (2), signalC (3), signalP (15 downto 12), teismas); - skipOut (3)
Pabaiga STRUKTŪRINIAI;-------------------------------------------------- ------------------
-------------------------------------------------- --------------------

- 4 BIT RIPLE CARRY BLOCK ----
----------------------------
LIBRARY IEEE;
Naudokite ieee.std_logic_1164.all;

subjektas adder5 yra
uostas (XA, YA: IN STD_LOGIC_VECTOR (3 DOWNTO 0);
CIN: Į STD_LOGIC;
SA: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);
Teismas: OUT STD_LOGIC);
pabaigos adder5;Architektūra struktūra adder5 Ar
signalas C1, C2, C3: STD_LOGIC;
Sudėtinės fulladd
uostas (Cin1, X1, Y1: IN STD_LOGIC;
S1, Cout1: iš STD_LOGIC);
end component;
pradėti
stage0: fulladd uostų žemėlapyje (CIN, XA (0), Ya (0), SA (0), C1);
stage1: fulladd uostų žemėlapyje (C1, XA (1), Ya (1), SA (1), C2);
stage2: fulladd uostų žemėlapyje (C2, XA (2), Ya (2), SA (2), C3);
stage3: fulladd uostų žemėlapyje (Cin1 => C3, Cout1 => Teismas, x1 => XA (3), Y1 => Ya (3), s1 => SA (3));

pabaigos struktūra;

--- 1 bit VISAS ADDER BLOCK ----
LIBRARY IEEE;
Naudokite ieee.std_logic_1164.all;
subjektas fulladd YRA
uostas (CIN 2, x2, y2: IN STD_LOGIC;
S2 Cout2: iš STD_LOGIC);
pabaigos fulladd;

ARCHITEKTŪRA LogicFunc OF fulladd YRA
pradėti
s2 <= x2 XOR Y2 XOR CIN 2;
Cout2 <= (X2 ir Y2) arba (CIN 2 ir X2) arba (CIN 2 ir Y2);
pabaigos LogicFunc;

------------------------------------------
------------------------------------------

--- 4 BIT VISAS PRALEISTI BLOCK ----
LIBRARY IEEE;
Naudoti IEEE.std_logic_1164.all;

PADALINIŲ skip4 YRA
uostas (CIN, CP: Į STD_LOGIC;
R: Į STD_LOGIC_VECTOR (3 downto 0);
Teismas: OUT STD_LOGIC);
pabaigos skip4;
ARCHITEKTŪRA davranissal OF skip4 YRA
BEGIN
Teismas <= CP arba (P (0) ir P (1) ir P (2) ir P (3) ir CIN);
Pabaiga davranissal;